资源描述
成 绩 评 定 表
学生姓名
班级学号
专 业
电子信息工程
课程设计题目
定时器设计
评
语
组长签字:
成绩
日期
20１５年 月 日
课程设计任务书
学 院
信息科学与工程学院
专 业
电子信息工程
学生姓名
班级学号
课程设计题目
定时器设计
一、目得:
训练学生综合运用学过得基础知识,独立进行查找资料、选择方案、代码设计、撰写报告,进一步加深对ＥDA技术得理解。
二、要求：
能正确划分设计层次;收集资料；独立思考，刻苦专研，严禁抄袭;按时完成设计任务,认真、正确地书写课程设计报告。
三、功能要求:
通过设计,定时器可以整体清零;可以定时最高到99MＩN;以秒速度递增至预定时间，以秒速度递减至零。
三、进度安排:
课程设计时间为10天(2周）
１、调研、查资料1天。
２、总体方案设计2天。
3、代码设计与调试５天。
4、撰写报告１天。
5、验收1天。
指导教师:
２０１5年 月 日
专业负责人：
2015年 月 日
学院教学副院长:
2０1５年 月 日
目 录ﻩ
1 概述ﻩ1
１、１ 设计背景与意义 1
1、2 设计任务 １
1、3 设计要求 1
2 原理设计及层次划分 １
2、1 工作原理ﻩ1
2、2 层次划分 2
3 软件设计ﻩ2
3、１控制计数模块模块代码设计ﻩ２
3、2 报警器模块代码设计ﻩ4
3、3 译码器模块代码设计ﻩ5
３、4 定时器原件例化模块代码设计ﻩ５
４ 仿真及测试 ６
4、1 控制计数模块仿真 ６
4、2报警器模块仿真ﻩ8
4、3 译码器模块代码仿真 9
4、4 定时器原件例化模块代码仿真 １0
５ 总结 １1
6 参考文献 11
１ 概述
1、1 设计背景与意义
EDA技术就是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术得最新成果,进行电子产品得自动设计。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图得整个过程得计算机上自动处理完成。
EDA技术就是以计算机为工具,设计者在ＥDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线与仿真，直至对于特定目标芯片得适配编译、逻辑映射与编程下载等工作。ＥDA技术得出现,极大地提高了电路设计得效率与可操作性,减轻了设计者得劳动强度。
1、２ 设计任务
通过设计,定时器可以整体清零；可以定时最高到99MIN；以秒速度递增至预定时间,以秒速度递减至零。
1、3 设计要求
具有整体清零（reｓｅｔ）功能,定时99分钟。以秒速度递增至99分钟停止,启动报警(ｃoｕｔ）5秒钟。具有置位(cn)控制,即cｎ高电平时,clk脉冲上升沿到来,计数加一;cn低电平时,置位结束,进入倒计时阶段，以秒速度使输出计数减一至零结束,并同时报警(cｏｕt)5秒钟。时钟信号提供秒信号(１ＨZ);四位数码管静态显示,高位ｈｉｇｈ(３ downtｏ 0)显示分,低位low(3 downｔo ０）显示秒
2 原理设计及层次划分
2、1 工作原理
1、系统设计方案
时钟信号a
控制计时部分
译码器
数码管
时钟信号b
报警器
通过记数器控制中心输入秒信号，并输出两个四位得ＢＣD码,可分别来表示各位与十位,也可整体复位清零。通过该记数器实现以秒速度递增至清零,该记数器以秒得速度递增至9９来实现置位,而以秒得速度递减至零以实现定时功能。当以秒速度递增至９9分钟停止,启动报警(coｕｔ)5秒钟。ｃn低电平时，置位结束,进入倒计时阶段,以秒速度使输出计数减一至零结束时也同时报警(cｏut)5秒钟。通过二选一选择器对个位与十位进行扫描输出，并将输出送到译码器,通过译码器对输入得四位BＣD码进行七段码编译,然后输出到数码管。
2、2 层次划分
２、2、1控制计数模块
Aａａ控制计数模块,就是该定时器得核心部分、reｓ为复位端，用来清零，采用异步复位方式;cn用于置位,高电平有效。ｃoｕt端将在定时结束时产生高电平。Low与hｉgh为四位BＣD码输出端口,可用于显示。当cn有效时,clｋ脉冲上升沿到来，计数加1；当cn为低电平时,置位结束,进入计时阶段,每1个时钟周期发出一个脉冲,使输出记数减1,直到记时结束，令cout位为高电平为止。
2、２、２报警器模块
主要功能就是计数器以秒速度递增至99分钟停止时启动报警(ｃoｕt)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(cｏut)5秒钟。当始终把脉冲ｃlk上升沿到来时ｃount开始计数,同时speak置高电平开始报警,当计数达到5s后speａｋ置0，停止报警。它得操作源程序如下:
2、2、3 译码器模块
译码器yima就是对四位BCD码进行七段码译码,其输出p0~p6分别接数码管各段进行显示输出。
2、２、４ 定时器原件例化模块
3 软件设计
3、1 控制计数模块代码设计
Aaa控制计数模块,就是该定时器得核心部分、rｅs为复位端,用来清零,采用异步复位方式；cn用于置位,高电平有效。ｃout端将在定时结束时产生高电平。Lｏw与ｈｉgh为四位ＢＣD码输出端口,可用于显示。当cｎ有效时，clk脉冲上升沿到来,计数加1;当cｎ为低电平时,置位结束,进入计时阶段,每１个时钟周期发出一个脉冲,使输出记数减1，直到记时结束，令cout位为高电平为止。该模块得源程序如下:
libraｒｙ ieeｅ;
uｓe ieｅe、std＿logic＿1１64、all;
use ｉｅee、std_ｌoｇic＿unsigned、aｌｌ;
entity jsｑ ｉs
pｏrt (ｃn,reｓ,clk:iｎ std＿logic;
cout :oｕt std_ｌｏgic;
flｏｗ,fhigh,mｌow，ｍhigｈ：out ｓtd＿ｌｏgｉc_veｃｔor（3 ｄowｎｔo 0));
eｎd jsｑ;
ａrchitecturｅ arｔ of jsq iｓ
sigｎal fdｉｓplow，fdisphｉgｈ,mdisｐlｏｗ,mｄiｓphｉgh:ｓtd_logiｃ_vｅctor(3 downｔo 0);
－－定义信号分别表示分钟与秒钟得十位与个位
begin
ｐｒoｃeｓs(clｋ,cｎ，res）
ｂｅgin
if(rｅs='1＇)ｔhen
ｍｄiｓｐlow<="0000"；
ｍｄｉsphｉgh＜="0000";
ｆdisｐlow<=＂００0０";
fｄisphigｈ<="０00０"；
cout<='0'; --res高电平执行复位
ｅlｓiｆ （ｃlk＇event ａnd ｃlk=＇1')then
ｉｆ cn=＇1'thｅn
ｉf ｍdisｐｌoｗ<9 then
mdisｐlow＜＝mｄisplow+1;-－秒钟个位数小于9时执行计数加1
cout<＝'０＇；
ｅlｓｉｆ mdispｌｏw＝＂100１＂ and mdisphigh<5 tｈen
mｄisplow<="000０";
mdisphiｇｈ＜=mdisphigｈ+1;--秒钟十位进位加1
eｌsif mｄisphigh="０１01＂ ａｎd fｄisｐｌoｗ<9 tｈeｎ
mdisploｗ＜＝＂000０"；
mdｉsphigh<="０000";
fdisplow<=fdｉsplow＋１;－-满59秒后分钟个位加1
elsif fdisplow="1００1" anｄ fｄｉｓｐhigh＜9 ｔheｎ
ｍdiｓplow<="０0０0";
ｍdisｐhiｇh＜＝＂0０00＂;
ｆｄisplow<="0000";
fdisphigｈ<=fdisphiｇh+1;--满9分５9秒后分钟十位加1
eｌsiｆ fｄisplow="10００" ａnd fdisｐhigh="100１" thｅｎ
ｍdisplow＜=＂０000＂;
ｍdｉｓphｉｇｈ＜=＂00００";
ｆdisplow<＝"1001";--计时至99分停止
elsif fdiｓplｏw="1001＂ ａｎd fdisphigｈ="10０1＂ tｈｅn
cｏuｔ<=＇1＇;－－计时停止cout变为高电平
ｅnd ｉf；
elsif cn='0' theｎ --cn为0进入倒计时
if ｍdisｐloｗ>0 thｅｎ
ｍｄisplow<=mdisｐlow-１;--秒钟减1
cout<=＇0';
eｌｓiｆ mdｉｓploｗ＝"0000" and ｍdispｈiｇh＞0 theｎ
mdisplｏw＜＝＂1001＂；
mdiｓｐｈiｇh<=ｍdisphigｈ-1;--个位0时十位减1
ｅlｓif ｍdｉsphｉgh＝"０000" ａnd fdisplｏw＞０ ｔhen
mdisplow<="1０01";
mdisphigh<＝"01０1＂;
fｄiｓploｗ<=fdｉspｌow-1;--分减１
eｌsｉf fdｉsｐlｏw="0００0" and fdispｈiｇh>0 theｎ
mｄisplｏw<="100１";
mdisｐhigh<=＂0１01";
fdｉsplow<="1001";
fｄｉspｈｉgｈ<=ｆdisphiｇh-1;--分减10
eｌsｉf fdｉｓphｉgh＝"0000"aｎd fdisplow="0000"ａnｄ mdisphigh=＂0000＂aｎd mdisploｗ=＂0000＂theｎ
coｕt<='1';-－倒计时结束cout变为高电平
end iｆ;
enｄ if;
eｎd ｉf;
end pｒｏcesｓ;
ｍhigh<=mdisphigｈ;
mlｏw<=ｍdisplow;
fhigh<=fdisphiｇｈ;
fｌoｗ<＝fdisｐlow;
end aｒt;
３、２ 报警器模块代码设计
主要功能就是计数器以秒速度递增至99分钟停止时启动报警(couｔ)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(couｔ)5秒钟。
当始终把脉冲ｃlk上升沿到来时counｔ开始计数,同时sｐｅak置高电平开始报警,当计数达到5s后spｅaｋ置０,停止报警。它得操作源程序如下:
library ｉeeｅ;
use ieｅｅ、std_logｉc_116４、all;
uｓe ieee、stｄ_lｏgｉc＿unsigneｄ、aｌｌ；
entiｔy cｏu5 ｉs
pｏｒｔ(ｃlk,ｒeｓet,en:in stｄ_logｉｃ;
sｐeak:out std_lｏｇic）；
end ｃｏu5;
aｒｃhｉteｃtuｒe behaviｏｒ oｆ ｃou5 iｓ
siｇｎaｌ cｏｕnt：ｓtd_logic_vector(2 dｏwｎto 0);－-定义计数信号
beｇiｎ
proｃeｓs（rｅｓet，ｃlk)
bｅｇiｎ
if reｓet='１＇ or ｅn='0' then
counｔ(2 downtｏ 0）<="00０";
ｓpｅａk<＝'０';--有复位信号或始能端低电平时输出0
else
if（clk＇ｅvent and clk='1')ｔhen
coｕnt<=ｃｏunt+１；
sｐeak＜='1＇;－-有时钟上升沿计数加１，报警信号sｐｅak高电平
if count>5 then
ｓpｅａk＜=＇0＇; -－5秒之后停止报警ｓpeak为0
enｄ if；
enｄ if;
enｄ ｉf；
eｎd ｐrｏcesｓ;
eｎd bｅhａvior;
3、3 译码器模块代码设计
译码器yｉma就是对四位BCD码进行七段码译码,其输出ｐ0~p6分别接数码管各段进行显示输出，它得操作源程序如下:
libｒａry iｅｅe;
use ieee、std_loｇｉc＿1164、alｌ；
eｎtiｔy ｙima iｓ
ｐｏｒt(a：in sｔd_logｉｃ_ｖecｔor(3 doｗｎｔo 0);
p:ｏuｔ sｔｄ_ｌogic＿vectｏr(６ downｔo 0)）;
enｄ ｙｉｍa；
arcｈitecture ａrｃ ｏf yiｍa is
beｇｉｎ
proｃess（ａ)
bｅgin
cａｓe a ｉs
wｈeｎ"0000＂=＞ｐ<="0111111＂;
wheｎ"0０01＂=>p<="０0００１1０";
ｗｈen＂001０"=>p<="101１011＂;
whｅｎ"0０11＂=＞p＜＝"1001１11"；
wｈｅn＂0100"=>ｐ<="１１00110";
ｗhen"01０1"=>p<=＂１1０1101";
wｈen"0110"=>p<＝"１1１1101";
ｗhen"01１1"=>p<="000０1１1＂;
when"1000"=>p<＝"11１1１1１"；
whｅｎ"1０01"=>p<=＂１1０1111"；--七段译码器显示0—9
wｈen otｈｅrs=>p<="000000０";
ｅｎｄ case;
end proｃesｓ;
end ａrc;
3、4 定时器原件例化模块代码设计
librａｒy ｉeｅe；
uｓｅ ieee、std_lｏgｉc_116４、all;
enｔity ｙjlｈ ｉs
pｏrｔ(sen,rｅsａ,clka,resb: iｎ std_lｏgｉｃ；
myiｍａｌ:out std_logiｃ_ｖeｃtor(6 downｔo 0)； --秒钟个位译码输出
myimah:ouｔ ｓｔd_logｉc_vector(6 ｄｏｗnto 0）； -－秒钟十位译码输出
ｆyｉmaｌ:oｕt stｄ_ｌogｉc_vector（6 dｏｗnto ０)； －-分钟个位译码输出
fyｉmah：out stｄ_ｌogiｃ_vｅｃtor（6 ｄowｎｔｏ 0)； －-分钟十位译码输出
baoj:ouｔ stｄ_ｌｏgic
)；
ｅnｄ ｅｎtitｙ ｙjlｈ;
architｅｃtｕｒe aｒt of yjlh iｓ
ｐoｎｅnt jsq is
pｏrt (ｃｎ,rｅs,ｃｌk:in std_loｇｉc；
couｔ :out stｄ＿logｉc；
flow,fhigｈ,mlｏｗ,mｈiｇh:out std_ｌoｇｉｃ_vector(3 doｗｎto 0));
eｎd ｐonent jsq; -－jsｑ控制模块
pｏneｎｔ yimａ is
ｐorｔ(a：in ｓｔｄ_logｉc＿vecｔｏr(3 downto 0)；
p:ｏut sｔd_logｉc_ｖecｔｏr（6 downto 0));
end ｐonent yima;-－译码模块
ponent cou5 ｉs
port（cｌk，ｒeｓｅt,en：in stｄ_logiｃ;
speａk:out stｄ＿lｏgiｃ)；
enｄ ponｅｎt cou5；--报警模块
ｓigｎal s１，ｓ２,s3,s4:sｔｄ＿ｌoｇic＿vector(３ doｗnto 0)；
siｇnａl s5:ｓtd_logic；
begin
u１:jsq porｔ map(sｅn，resａ,clka,ｓ５,ｓ1,s2,ｓ3,s4)；
u２：ｙiｍa poｒt map(s1,ｆyimaｌ);
u3:yｉma port map（s2,fｙimａｈ）;
u４:ｙｉma port ｍap（s3,myimal);
u5：ｙiｍa porｔ maｐ(s4，myiｍaｈ);
u6:coｕ5 poｒｔ mａp（ｃlkａ,reｓb,s5,baoj);--各模块通过位置关联
enｄ architecｔure aｒｔ；
4 仿真及测试
4、１ 控制计数模块仿真
该计数器生成得原件如下图所示：
图一 计数器原件生成图
计数器波形仿真图如下图所示:
图二 计数器波形仿真
Aaa控制计数模块,就是该定时器得核心部分、res为复位端，用来清零,采用异步复位方式;cn用于置位,高电平有效。coｕｔ端将在定时结束时产生高电平。Ｌoｗ与high为四位BCD码输出端口,可用于显示。当cn有效时,clk脉冲上升沿到来，计数加1;当cn为低电平时,置位结束,进入计时阶段,每1个时钟周期发出一个脉冲,使输出记数减１,直到记时结束,令cout位为高电平为止。
4、2 报警器模块仿真
该报警器生成得原件图如下:
图三 报警器原件生成图
该报警器波形仿真图如下：
图四 报警器波形仿真
主要功能就是计数器以秒速度递增至9９分钟停止时启动报警（cｏuｔ)5秒钟。倒计时阶段,计时器以秒速度使输出计数减一至零结束时也同时报警(cｏut)5秒钟。
当始终把脉冲clk上升沿到来时count开始计数,同时speａｋ置高电平开始报警，当计数达到5s后speak置0,停止报警。
4、3 译码器模块仿真
该译码器原件生成图如下:
图五 译码器原件生成图
该译码器波形仿真图如下:
图六 译码器波形仿真
译码器yima就是对四位BCD码进行七段码译码,其输出p0～p６分别接数码管各段进行显示输出。
４、4定时器原件例化模块仿真
定时器原件例化后生成得原件图如下:
图七 定时器原件生成图
3、 定时器原件例化后波形仿真图如下:
图八 定时器原件例化后波形仿真
５ 总结
在这次课程设计中,基本完成了99分钟定时器得设计，实现了其所有功能。但就是在此过程中,遇到了很多困难,如编写程序过程中出现错误语句，或者编写得语句不能完成预期得功能等。但经过反复修改与调试,程序没有了错误，尽管如此,该程序也未能编译成功,后来才发现只有把要编译得文件指成当前文件才可进行编译。又如在设计原理图过程当中保存该文件时名字命名得问题,又有了新得认识，进一步掌握了VHDL得命名规则。同时原理图设计必须要规范，连线必须要严谨,且每一个步骤与过程都必须要编译通过,才可逐步进行下一环节。当然还有很多问题都出现在设计过程中，但就是经过反复琢磨、推敲与老师得指导都完全解决了。最终完成了99分钟定时器得设计。
通过这本得ＶHDL课程设计,既锻炼了我得动手能力,也让我加深了对课堂上所学到得理论知识得理解,这给我提供了一个在学习生活中很难得得理论联系实际得机会,让了深刻体验到在对于设计时遇到得不同问题时,首先应该理解问题关键所在,因为用语言编写程序需要仔细认真得态度,一点点错误漏洞将导致整个源程序无法编译运行,阻碍下一步工作完成进度
６ 参考文献
[[1] 赵全利,秦春赋、 EDＡ技术及应用教程 [M]、 北京: 机械工业出版社,200９、
[2] 江国强、 EDA技术与应用 ［Ｍ]、 北京: 电子工业出版社,2007、
［３] 黄仁欣、 EDＡ技术实用教程 [Ｍ]、 北京: 清华大学出版社,2006、
[４］ 王道宪、 CPLD/FＰGA可编程逻辑器件应用与开发［M]、 北京: 国防工业出版社，2０0４、
［5］ 崔秀敏、 EDA技术实验指导书 [M]、 沈阳: 沈阳理工大学出版社，2013
[6］ 杨晓慧，杨永健、基于FPＧＡ得EＤA／SＯPC技术与ＶHDL、北京:国防工业出版社,2０07，7、
［７] 王诚,吴继华等,ALTＥRA ＦPGA/CPＬD设计(基础篇）、北京：人民邮电出版社,2０08,12
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