2023年计算机组成原理本科生期末试卷二.doc

本科生期末试卷 二
一． 选择题（每小题1分，共10分）
1 六七十年代，在美国的______州，出现了一个地名叫硅谷。该地重要工业是______它也是______的发源地。
A 马萨诸塞 ，硅矿产地，通用计算机
B 加利福尼亚，微电子工业，通用计算机
C加利福尼亚，硅生产基地，小型计算机和微解决机
D加利福尼亚，微电子工业，微解决机
2 若浮点数用补码表达，则判断运算结果是否为规格化数的方法是______。
A 阶符与数符相同为规格化数
B 阶符与数符相异为规格化数
C 数符与尾数小数点后第一位数字相异为规格化数
D数符与尾数小数点后第一位数字相同为规格化数
3 定点16位字长的字，采用2的补码形式表达时,一个字所能表达的整数范围是______。
A -215 ~ +（215 -1） B -（215 –1）~ +（215 –1）
C -（215 + 1）~ +215 D -215 ~ +215
4 某SRAM芯片，存储容量为64K×16位，该芯片的地址线和数据线数目为______。
A 64，16 B 16，64 C 64，8 D 16，16 。
5 交叉存贮器实质上是一种______存贮器，它能_____执行______独立的读写操作。
A 模块式，并行，多个 B 模块式串行，多个
C 整体式，并行，一个 D 整体式，串行，多个
6 用某个寄存器中操作数的寻址方式称为______寻址。
A 直接 B 间接 C 寄存器直接 D 寄存器间接
7 流水CPU 是由一系列叫做“段”的解决线路所组成，和具有m个并行部件的CPU相比，一个 m段流水CPU______。
A 具有同等水平的吞吐能力 B不具有同等水平的吞吐能力
C 吞吐能力大于前者的吞吐能力 D吞吐能力小于前者的吞吐能力
8 描述PCI总线中基本概念不对的的句子是______。
A HOST 总线不仅连接主存，还可以连接多个CPU
B PCI 总线体系中有三种桥，它们都是PCI 设备
C 以桥连接实现的PCI总线结构不允许许多条总线并行工作
D 桥的作用可使所有的存取都按CPU 的需要出现在总线上
9 计算机的外围设备是指______。
A 输入/输出设备 B 外存储器
C 远程通信设备 D 除了CPU 和内存以外的其它设备
10 中断向量地址是：______。
A 子程序入口地址 B 中断服务例行程序入口地址
C中断服务例行程序入口地址的指示器 D 中断返回地址
二. 填空题 （每题3分，共15分）
1 为了运算器的A. _____，采用了B. _____进位，C. _____乘除法和流水线等并行措施。
2 相联存储器不按地址而是按A. ______访问的存储器，在cache中用来存放B. ______，在虚拟存储器中用来存放C. ______。
3 硬布线控制器的设计方法是：先画出A. ______流程图，再运用B. ______写出综合逻辑表达式，然后用C. ______等器件实现。
4 磁表面存储器重要技术指标有A.______，B. ______，C. ______，和数据传输率。
5 DMA 控制器按其A. ______结构，分为B. ______型和C. ______型两种。
三． （9分）求证：[X]补+ [ Y ]补 = [ X + Y ]补 （mod 2）
四． （9分）某计算机字长32位，有16个通用寄存器，主存容量为1M字，采用单字长二地址指令，共有64条指令，试采用四种寻址方式（寄存器、直接、变址、相对）设计指令格式。
五． （9分）如图B2.1表达使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。问：
（1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？
（2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？
（3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？

页号
该页在主存中的起始地址
虚拟地址 页号 页内地址
33

25

7

6

4

15

5

30

42023

38000

96000

60000

40000

80000

50000

70000

1

2

3

15

0324

7

0128

48

0516

图B2.1

六． （10分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器，SA 、SB为16位暂存器，4个通用寄存器由D触发器组成，Q端输出，
其读写控制如下表所示：
读控制 写控制
R0
RA0
RA1
选择

W
WA0
WA1
选择
1
1
1
1
0
0
0
1
1
x
0
1
0
1
x
R0
R1
R2
R3
不读出
1
1
1
1
0
0
0
1
1
x
0
1
0
1
x
R0
R1
R2
R3
不写入

规定：（1）设计微指令格式。
（2）画出ADD，SUB两条指令微程序流程图。
七． （9分）画出单机系统中采用的三种总线结构。
八． （9分）试推导磁盘存贮器读写一块信息所需总时间的公式。
图B2.2

九． （10分）机动题
十． （10分）机动题

本科生期末试卷二答案
一．选择题
1. D 2. C 3. A 4. D 5. A
6. C 7. A 8. C 9. D 10. C
二． 填空题
1. A.高速性 B.先行 C.阵列。
2. A.内容 B.行地址表 C.页表和段表。
3. A.指令周期 B.布尔代数 C.门电路、触发器或可编程逻辑。
4. A.存储密度 B.存储容量 C.平均存取时间。
5. A.组成结构 B.选择 C.多路。
三． 解：（1）x > 0 , y > 0 , 则x + y > 0
[X]补+ [ Y ]补 = x + y =[ X + Y ]补 （mod 2）
(2) x > 0 , y < 0 , 则x + y > 0 或x + y < 0
由于 [X]补= x , [ Y ]补 = 2 + y
所以[X]补+ [ Y ]补 = x + 2 + y = 2 + （x + y）
当x+y>0时，2+(x+y)>2，进位2必丢失，又因(x+y)>0,所以
[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2）
当x+y<0时，2+(x+y)<2，又因(x+y)<0,所以
[X]补+ [ Y ]补 =x+y= [ X + Y ]补 （mod 2）
（3）x < 0 , y > 0 , 则x + y > 0 或x + y < 0
这种情况和第2种情况同样，把x和y的位置对调即得证。
（4）x < 0 , y < 0 , 则x + y < 0
由于 [X]补= 2 + x , [ Y ]补 = 2 + y
所以[X]补+ [ Y ]补 = 2 + x + 2 + y = 2 + （2 + x + y）
上式第二部分一定是小于2大于1 的数，进位2必丢失，又因（x+y）<0
所以[X]补+ [ Y ]补 = 2 + （x + y）= [ X + Y ]补 （mod 2）
四．解：64条指令需占用操作码字段（OP）6位，源寄存器和目的寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：
31 26 25 22 21 18 17 16 15 0
OP
目的
源
X
D
寻址模式定义如下：
X= 0 0 寄存器寻址 操作数由源寄存器号和目的寄存器号指定
X= 0 1 直接寻址 有效地址 E= (D)
X= 1 0 变址寻址 有效地址 E= (Rx)＋D
X= 1 1 相对寻址 有效地址 E=（PC）＋D
其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。该指令格式可以实现RR型，RS型寻址功能。
五． 解：（1） 用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。
（2） 主存实地址码 = 96000 + 0128 = 96128
（3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。
六． 解：微命令字段共12位，微指令格式如下：
1 2 1 2 1 1 1 1 1 1
R
RA0RA1
w
WA0WA1
LDSA
LDSB
SB->ALU
SB->ALU

CLR

~
P字段
下址字段

各字段意义如下：
R— 通用寄存器读命令
W—通用寄存器写命令
.RA0RA1—读R0—R3的选择控制。
WA0WA1—写R0—R3的选择控制。
LDSA—打入SA的控制信号。
LDSB—打入SB的控制信号。
SB->ALU—打开非反向三态门的控制信号。
SB->ALU—打开反向三态门的控制信号，并使加法器最低位加1。
CLR－暂存器SB清零信号。
~ —— 一段微程序结束，转入取机器指令的控制信号。

（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。
七．三种系统总线结构如图B2.4所示，从上到下为单总线，双总线，三总线：

图B2.4
八．解：设读写一块信息所需总时间为T，平均找届时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：T=Ts＋TL＋Tm。
假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。
又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm≈（n / rN）秒的时间中传输完毕。
TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得：
T=Ts＋1/2r＋n/rN 秒