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第第7章章 常用集成时序逻辑器件及应用常用集成时序逻辑器件及应用 7.1 集成计数器集成计数器 7.2 集成寄存器和移位寄存器集成寄存器和移位寄存器7.3 序列信号发生器序列信号发生器7.4 以以MSI为核心的同步时序电路的分析与设计为核心的同步时序电路的分析与设计 概述概述 随着数字电子技术的发展电子器件生产商根据市场需要随着数字电子技术的发展电子器件生产商根据市场需要和应用实践不断推出中规模集成时序逻辑器件。和应用实践不断推出中规模集成时序逻辑器件。这些中规模集成时序逻辑器件具有功能完善、通用性这些中规模集成时序逻辑器件具有功能完善、通用性强、工作效率高、功率消耗低等优点。强、工作效率高、功率消耗低等优点。从而导致数字电子技术知识的更新和进步。因此以中从而导致数字电子技术知识的更新和进步。因此以中规模器件规模器件(MSI)为主的时序逻辑电路的分析和设计方法成为主的时序逻辑电路的分析和设计方法成为数字电子技术的技能。为数字电子技术的技能。7.1 集集 成成 计计 数数 器器 集成计数器具有功能较完善、通用性强、功耗低、工作集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。速率高且可以自扩展等许多优点，因而得到广泛应用。由由TTL和和CMOS电路构成的电路构成的MSI计数器都有许多品种，计数器都有许多品种，表表 7-1 是几种常用是几种常用TTL型型MSI计数器的型号及工作特点。计数器的型号及工作特点。下面以下面以74LS90、74LS161、74LS192和和74LS169为例，为例，重点分析它们的重点分析它们的逻辑功能和应用中的问题逻辑功能和应用中的问题。表表 7-1浏览浏览表表 7-1 常用常用TTL型型MSI计数器计数器 7.1.1 常用集成计数器功能分析常用集成计数器功能分析 1.异步集成计数器异步集成计数器74LS9074LS90是二是二五五十进制异步计数器。十进制异步计数器。图图 7-1 74LS90计数器计数器R01、R02异步清零，高电平有效。异步清零，高电平有效。S91、S92异步置数，高电平有效。异步置数，高电平有效。双时钟异步双时钟异步采用这种结构可以增加使用的灵活性。采用这种结构可以增加使用的灵活性。它包含它包含两个独立的下降沿触发的计数器两个独立的下降沿触发的计数器，即模，即模2(二进制二进制)和模和模5(五进制五进制)计数器；计数器；74LS90的功能表如表的功能表如表7-2 所示。所示。异步清零异步清零异步置异步置9二、五计数二、五计数十进制计数十进制计数1 2 3 4 5 6 714 13 12 11 10 9 87429074290S91 S92 Q2 Q1 地地VCC R02 R01 CP2 CP1Q0 Q3二、五、十进制计数器二、五、十进制计数器二、五、十进制计数器二、五、十进制计数器异步计数器异步计数器74LS290工作模式工作模式异步清零功能异步清零功能异步清零功能异步清零功能S91 S92QA QB QC QDR01 R02M1=2M2=5CP1CP21 1 0 0 0 0异步置异步置异步置异步置“9”9”功能功能功能功能 1 11 0 0 1异步计数功能异步计数功能异步计数功能异步计数功能M=2M=5M=10CPCPCPCPQA QB QC QD表表 7-3 两种接法的态序表两种接法的态序表 图图 7-2 74LS90构成十进制计数器的两种接法构成十进制计数器的两种接法异步计数器异步计数器74LS290构成十进制计数构成十进制计数器的两种具体接法器的两种具体接法2.同步集成计数器同步集成计数器7416174161是模是模24(四位二进制四位二进制)同步计数器，具有计数、同步计数器，具有计数、保持、保持、预置、清预置、清0功能。功能。由四个由四个JK触发器和触发器和一些控制门组成。一些控制门组成。图图 7-3 74161计数器计数器CP为计数脉冲输入端，为计数脉冲输入端，上升沿有效上升沿有效。QD、QC、QB、QA 是计数状态输出，是计数状态输出，QD 为最高位。为最高位。OC为进位输出端，为进位输出端，OC=QDQCQBQAT，仅当，仅当T=1且计数且计数状态为状态为1111时，时，OC才变高，并产生进位信号。才变高，并产生进位信号。Cr为异步清为异步清0端，低电平有效，只要端，低电平有效，只要Cr=0，立即有，立即有QDQCQBQA=0000，与，与CP无关无关。LD为为同步预置同步预置端，低电平有效，当端，低电平有效，当Cr=1，LD=0，在在CP上升沿上升沿来到时，才能将预置输入端来到时，才能将预置输入端D、C、B、A的数据送至输出端，即的数据送至输出端，即QDQCQBQA=DCBA。P、T为计数器控制端，高电平有效，只有当为计数器控制端，高电平有效，只有当Cr=LD=1，PT=1，在，在CP作用下计数器才能正常计数。作用下计数器才能正常计数。当当P、T中有一个为低时，各触发器的中有一个为低时，各触发器的J、K端均为端均为0，从而使计数器处于保持状态。从而使计数器处于保持状态。P、T的区别是的区别是T影响进位影响进位输出输出OC，而，而P则不影响则不影响OC。表表7-4 74161功能表功能表 功能表浏览功能表浏览异步无条件清零异步无条件清零同步加同步加CP置数置数注意：异步无条件清零、同步加注意：异步无条件清零、同步加CP置数！置数！重点：计数器正常计数条件！清零、置数端的灵活重点：计数器正常计数条件！清零、置数端的灵活应用。应用。图图 7-4 74161 时序图时序图 000000111011011111110000100001000100清零清零 置数置数计数计数保持保持3.十进制可逆集成计数器十进制可逆集成计数器74LS192 图图 7-5 74LS192传统逻辑符号传统逻辑符号 表表 7-5 74LS192功能表功能表 器件为双时钟工作方式，器件为双时钟工作方式，CP+是加计数时钟输入，是加计数时钟输入，CP-是减计数是减计数时钟输入，均为上升沿触发，采时钟输入，均为上升沿触发，采用用8421 BCD码计数码计数Cr高电平异步清零高电平异步清零LD低电平异步置数低电平异步置数OC进位输出负脉冲进位输出负脉冲OB借位输出负脉冲借位输出负脉冲保持计数到达状态保持计数到达状态4.二进制可逆集成计数器二进制可逆集成计数器74LS169 图图7-6 74LS169传统逻辑符号传统逻辑符号 表表 7-6 74LS169功能表功能表 74LS169的特点如下：的特点如下：器件为加减控制可逆计数器，器件为加减控制可逆计数器，U/D=1时进行加法计数，时进行加法计数，U/D=0时进行减法计数。模为时进行减法计数。模为16，时钟上升沿触发。，时钟上升沿触发。LD为同步预置控制端低电平有效，需为同步预置控制端低电平有效，需CP配合配合。没有清没有清0端，端，因此因此清清0靠预置靠预置来实现来实现 进位和借位均由进位和借位均由OC输出输出 P=T=0时才能正常计数时才能正常计数图图 7-7 74LS169时序工作波形图时序工作波形图 工工作作波波形形浏浏览览7.1.2 集成计数器的级联集成计数器的级联 1.异步级联异步级联用前一级计数器的输出作为后一级计数器的时钟信号。用前一级计数器的输出作为后一级计数器的时钟信号。例如用两片例如用两片74LS90按异步级联方式组成的按异步级联方式组成的 1010=100进制计数器。进制计数器。图图 7-8 74LS90的级联扩展的级联扩展 本例后级时钟直接取自高位触发器的输出。本例后级时钟直接取自高位触发器的输出。后级时钟也可以取自前一级的进位后级时钟也可以取自前一级的进位(或借位或借位)输出。输出。2.同步级联同步级联 同步级联时，外加时钟信号同时接到各片时钟输入端，同步级联时，外加时钟信号同时接到各片时钟输入端，用前一级的进位用前一级的进位(借位借位)输出信号作为下级的工作状态控制输出信号作为下级的工作状态控制信号信号(计数允许或使能信号计数允许或使能信号)。只有当进位只有当进位(借位借位)信号有效时，信号有效时，时钟输入才能对后级时钟输入才能对后级计数器起作用。在同步级联中，计数器的计数允许计数器起作用。在同步级联中，计数器的计数允许(使能使能)端和进位端和进位(借位借位)端的连接有不同的方法，常见的有两种：端的连接有不同的方法，常见的有两种：利用利用T端串行级联，将端串行级联，将T端与相邻低位片的端与相邻低位片的OC相连。相连。利用利用P、T双重控制双重控制即：即：即：即：图图 7-9 74161的两种同步级联方式的两种同步级联方式 进位信号进位信号传输慢传输慢进位信号进位信号传输快传输快两种同步级联方式图例两种同步级联方式图例高位低位同时高位低位同时计满计满C为为1。7.1.3 任意模值计数器任意模值计数器 集成计数器可以加适当反馈电路后构成任意模值计数器。集成计数器可以加适当反馈电路后构成任意模值计数器。设计数器的最大计数值为设计数器的最大计数值为N，若要得到模值为，若要得到模值为M(N)的计数器，则只要在的计数器，则只要在N进制计数器的顺序计数过程中，设进制计数器的顺序计数过程中，设法使之跳过法使之跳过(N-M)个状态，只在个状态，只在M个状态中循环就可以了个状态中循环就可以了实现模实现模M计数器计数器的两种基本方法的两种基本方法反馈清反馈清0法法(或称复位法或称复位法)反馈置数法反馈置数法(或称置数法或称置数法)。1.反馈清反馈清0法法基本思想是：计数器从全基本思想是：计数器从全0状态状态S0开始计数，开始计数，计计满满M个个状态后产生清状态后产生清0信号信号，使计数器恢复到初态，使计数器恢复到初态S0，然后再，然后再重复上述过程。重复上述过程。异步清异步清0 计数器在计数器在S0SM-1中工作，当到达中工作，当到达SM状态时，将状态时，将SM状状态进行译码产生清态进行译码产生清0信号立即送清零端使计数器返回信号立即送清零端使计数器返回S0。图图 7-10 模模M计数器的状态示意图计数器的状态示意图 检测状态检测状态n=M+1，SM通常称为通常称为“过渡状态过渡状态”。状状态态检检测测转转换换示示意意图图过渡状态过渡状态过渡状态过渡状态异异步步清清0 同步清同步清0 检测状态检测状态n=M没有过渡状态没有过渡状态2.反馈置数法反馈置数法 检测状态检测状态n=i+M，Si+M是是“过渡状态过渡状态”。异异步步置置数数同步置数同步置数 画出模画出模M计数器的逻辑电路。计数器的逻辑电路。综上所述，采用反馈清综上所述，采用反馈清0法或反馈置数法设计任意模值法或反馈置数法设计任意模值计数器都需要经过以下三个步骤：计数器都需要经过以下三个步骤：选择模选择模M计数器的计数范围，确定初态和末态；计数器的计数范围，确定初态和末态；确定清确定清0或置数信号的译码状态，并设计译码反馈电路；或置数信号的译码状态，并设计译码反馈电路；【例例 7-1】用用74LS90实现模实现模7计数器。计数器。解：解：因因74LS90有异步清有异步清0和异步置和异步置9功能，并有功能，并有8421BCD码码和和5421BCD码两种接法，故有四种方案设计。码两种接法，故有四种方案设计。异步清异步清0法。法。采用采用8421BCD码时，计数范围是码时，计数范围是 06，计到计到7时异步清时异步清0。检测状态检测状态n=7+1=8译码状态为译码状态为0111故故 R01R02=QCQBQA表表 7-7 清清0法法8421BCD码态序表码态序表 R01R02=QCQBQA逻辑图逻辑图波形图波形图 在过渡态在过渡态 0111 和输出端有和输出端有“毛刺毛刺”，这是异步清，这是异步清0产生的。产生的。5421 BCD码接法的态序表码接法的态序表表表 7-8 清清0法法5421BCD码态序表码态序表 输出输出QA、QD、QC、QB有效状态为有效状态为 00001001计到计到 1010 时异步清时异步清0R01R02=QCQA。逻辑图逻辑图波形图波形图 反馈置反馈置 9 法。法。以以9为起始状态，按为起始状态，按9、0、1、2、3、4、5 顺序计数，顺序计数，计到计到 6 时异步置时异步置 9。8421 BCD码接法码接法译码逻辑方程为译码逻辑方程为S91S92=QCQB表表7-9 置置9法法8421BCD码态序表码态序表 逻辑图逻辑图图图 7-12 例例 7-1 置置9法逻辑图法逻辑图5421 BCD码接法码接法译码逻辑方程为译码逻辑方程为S91S92=QAQB表表 7-10 置置9法法5421 BCD码态序表码态序表图图 7-12 例例 7-1 置置9法逻辑图法逻辑图逻辑图逻辑图【例例7-2】用用74161实现模实现模7计数器。计数器。解解：74161有异步清有异步清0和同步置数功能，因此可以采用异步和同步置数功能，因此可以采用异步清清 0 法和同步置数法实现任意模值计数器。法和同步置数法实现任意模值计数器。采用异步清采用异步清 0 法和法和74LS90相似，不同的是相似，不同的是74161的的异步清异步清0 端端Cr是低电平有效，因此译码门应采用与非门。是低电平有效，因此译码门应采用与非门。“1”&Cr=QCQBQA逻辑图逻辑图图图 7-13 例例 7-2 模模 7 计数器计数器 置数法是通过控制置数法是通过控制同步置数端同步置数端LD和预置输入端和预置输入端DCBA来实现模来实现模M计数器。计数器。由于置数状态可在由于置数状态可在N个状态中任选，因此实现的方案个状态中任选，因此实现的方案很多，常用方法有三种：很多，常用方法有三种：QDQCQBQA10 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1LD=0QDQCQBQA0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0LD=0QDQCQBQA0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0LD=0用用与与非非门门实实现现用用OC反反相相实实现现用用反反相相器器实实现现图图 7-13 例例 7-2 模模 7 计数器的三种实现方法计数器的三种实现方法 同步置同步置0法法(前前M个状态计数个状态计数)OC置数法置数法(后后M个状态计数个状态计数)。中间任意中间任意M个个状态计数状态计数特点：无过渡状态。特点：无过渡状态。先先将将n片片计计数数器器级级联联组组成成最最大大计计数数值值NM的的计计数数器器，然然后后采采用用整整体体清清 0 或或整整体体置置数数的的方方法法实实现现模模M计计数器。数器。如果要求实现的模值如果要求实现的模值M超过单片计数器的计数范围时，超过单片计数器的计数范围时，必须将多片计数器级联，才能实现模必须将多片计数器级联，才能实现模M计数器。常用的计数器。常用的方法有两种：方法有两种：将模将模M分解为分解为M=M1M2Mn，用，用n片计数器片计数器分别组成模值为分别组成模值为M1、M2、Mn的计数器，然后再的计数器，然后再将它们异步级联组成模将它们异步级联组成模M计数器。计数器。【例例7-3】试用试用74LS90实现模实现模 54 计数器计数器。解解：大模分解法大模分解法74LS90的最大计数值为的最大计数值为10，实现模，实现模54计数器需要两片计数器需要两片将将M分解为分解为 54=69 用两片用两片74LS90分别组成分别组成8421BCD码模码模 6和模和模 9 计数器计数器然后级联组成然后级联组成 M=54 计数器。计数器。整体清整体清 0 法法将两片将两片74LS90用用8421BCD码接法码接法构成模构成模100计数器计数器图图 7-14 模模 54 计数器逻辑图计数器逻辑图模模 54 计数器逻辑图计数器逻辑图【例例7-4】试用试用 74161 实现模实现模 60 计数器。计数器。解：解：因一片因一片 74161 最大计数值为最大计数值为 16，故实现模，故实现模 60 计数器计数器必须用两片必须用两片 74161。大模分解法。大模分解法。可将可将M分解为分解为 60=610，用两片，用两片 74161 分别组成模分别组成模 6 模模 10 计数器，然后级联组成模计数器，然后级联组成模 60 计数器。计数器。整体置数法。整体置数法。将两片将两片74161 组成组成 N=162=256计数范围为计数范围为 059 59(00111011)时同步置时同步置0图图 7-15 模模 60 计数器逻辑图计数器逻辑图低位低位高位高位用用OC整体置数法整体置数法预置输入预置输入=256-M=196,DCBADCBA=(196)10=(11000100)2。图图 7-15 模模 60 计数器逻辑图计数器逻辑图 通常，凡是具有预置功能的加通常，凡是具有预置功能的加(减减)n位二进制计数器都位二进制计数器都可以实现可编程分频器。可以实现可编程分频器。关于计数器作分频器的关于计数器作分频器的编程编程问题问题 只要用进位只要用进位(或借位或借位)输出去控制置数端，使加计数计到输出去控制置数端，使加计数计到SN-1状态，或减计数计到状态，或减计数计到S0状态时置数控制端有效，使其状态时置数控制端有效，使其又进入又进入Si预置状态。预置状态。这样计数器总是在这样计数器总是在SiSN-1(或或S0)共共M个状态中循环，从个状态中循环，从而构成模而构成模M计数器。计数器。表表 7-12 可编程计数器预置输入数的设置可编程计数器预置输入数的设置 预置值预置值=N-M=M补补定义：定义：(M)补补=2n-M则则 M=N-预预=预预补补，即如果已知即如果已知M，只要求出，只要求出M补补(M的各位求反，末位的各位求反，末位加加 1)，即可求得预置值。，即可求得预置值。同理，若已知预置值，只要求出预同理，若已知预置值，只要求出预补补即可求得模即可求得模M的值。的值。可见用这种方法设计可编程分频器是很简便的。可见用这种方法设计可编程分频器是很简便的。【例例 7-5】图图 7-16 为可编程分频器，试分别求出为可编程分频器，试分别求出M=100 和和M=200 时的预置值；若时的预置值；若I7I0=01101000，试求，试求M值。值。解：解：该电路为同步置数加法计数器，最大计数值该电路为同步置数加法计数器，最大计数值N=256。根据预置值根据预置值=N-M=M补补，可求得：，可求得：图图 7-16 例例 7-5 可编程分频器可编程分频器 当当M=(100)10=(01100100)2时时预置值预置值DCBADCBA=M补补=10011100当当M=(200)10=(11001000)2 时时预置值预置值DCBADCBA=M补补=00111000。当当I7I0=01101000 时，由于时，由于M=预预补补因此因此M=01101000补补=(10011000)2=152。【例例 7-6】分别用分别用74LS192 和和 74LS169 实现模实现模 6加法加法计数器和模计数器和模 6 减法计数器。减法计数器。解：解：74LS192实现模实现模6加、减计数器。加、减计数器。加计数时预置值加计数时预置值=N-M-1=10-6-1=3QDQCQBQA0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1暂态暂态异步预置，最大计数值异步预置，最大计数值N=10表表 7-13 例例 7-6 态序表态序表 图图 7-17 例例 7-6 模模 6 计数器计数器用用74LS192构成模六减法计数器时，预置值构成模六减法计数器时，预置值=M=6QDQCQBQA0 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0暂态暂态表表 7-13 例例 7-6 态序表态序表 图图 7-17 例例 7-6 模模 6 计数器计数器即即 DCBA=01100 1 1 0 用用74LS169实现模实现模 6 加、减计数器。加、减计数器。74LS169为为同步置数同步置数，最大计数值，最大计数值N=16加计数时预置值加计数时预置值=N-M=16-6=10=(1010)2,QDQCQBQA1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1表表 7-13 例例 7-6 态序表态序表 图图 7-17 例例 7-6 模模 6 计数器计数器图图 7-17 例例 7-6 模模 6 计数器计数器减计数时预置值减计数时预置值M-1=6-1=5=(0101)2。注意和异步有别。注意和异步有别！即即 DCBA=0101QDQCQBQA0 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0表表 7-13 例例 7-6 态序表态序表 7.2 集成寄存器和移位寄存器集成寄存器和移位寄存器 7.2.1 常用集成寄存器常用集成寄存器 分分类类1 触发型集成寄存器触发型集成寄存器2 锁存型集成寄存器锁存型集成寄存器74LS171(4D)74LS175(4D)74LS174(6D)74LS273(8D)74LS375(4D)74LS363(8D)74LS373(8D)表表 7-14 74LS171 功能表功能表 表表 7-15 74LS373 功能表功能表 7.2.2 常用集成移位寄存器常用集成移位寄存器 1.四位双向移位寄存器四位双向移位寄存器74LS194 74LS194是四位通用移存器，具有左移、右移、并行是四位通用移存器，具有左移、右移、并行置数、保持、清除等多种功能。置数、保持、清除等多种功能。图图 7-19 74LS194逻辑图逻辑图并行输入并行输入左左移移输输入入右右移移输输入入移位移位控制控制并行输出并行输出异步清异步清0移移位位时时钟钟D0D3:并行数码输入端。并行数码输入端。Cr:异步清异步清 0 端，低电平有效。端，低电平有效。SR、SL：右移、左移串行数码输入端。：右移、左移串行数码输入端。S1、S0：工作方式控制端。工作方式控制端。表表7-16 74LS194功能表功能表图图 7-19 2.集成移位寄存器的应用集成移位寄存器的应用 在在数数字字系系统统中中，信信息息传传播播通通常常是是串串行行的的，而而处处理理和和加加工则是并行的，故经常要进行输入输出的串、并转换。工则是并行的，故经常要进行输入输出的串、并转换。图图 7-20 七位串入七位串入并出转换电路并出转换电路 1)实现数据的串实现数据的串并转换并转换表表 7-17 七位串入七位串入并出状态表并出状态表 七位串入七位串入并出状态表浏览并出状态表浏览标志码标志码0移至移至Q8转换转换结束结束图图 7-21 七位并入七位并入串出转换电路串出转换电路 七位并入七位并入串出转换电路串出转换电路置数置数0 d1d2d3d4d5d6d7加加移移位位脉脉冲冲SR=1七次右移后七次右移后Q0Q1Q2Q3Q4Q5Q6=1111111,G2=0转换转换结束，结束，G1=1;S1S0=11第九个第九个CP到达后再置数进入下一次到达后再置数进入下一次表表 7-18 七位并入七位并入串出状态表串出状态表 七位并入七位并入串出状态表浏览串出状态表浏览2)构成移位型计数器构成移位型计数器 图图 7-22 移位型计数器一般框图移位型计数器一般框图 移位型计数器的状态变化顺序必须符合移位的规律，即移位型计数器的状态变化顺序必须符合移位的规律，即 因此移位型计数器设计因此移位型计数器设计很简单，只需要设计第一很简单，只需要设计第一级触发器的输入，即级触发器的输入，即D1=F=?只要只要D1的反馈方程确定的反馈方程确定其后各级按移存器方式其后各级按移存器方式连接即可。连接即可。环型计数器。环型计数器。图图 7-23 四位环型计数器四位环型计数器输入方程为输入方程为SR=Q3起始状态起始状态Q0Q1Q2Q3=1000起始状态起始状态Q0Q1Q2Q3=1110电路不具有自启动特性电路不具有自启动特性M=n=4，状态利用率低，状态利用率低特点：电路简单，不需译码特点：电路简单，不需译码为了使环型计数器具有自启动特性，设计时要进行修正。为了使环型计数器具有自启动特性，设计时要进行修正。1：高位：高位Q3=1强迫置数成强迫置数成Q0Q1Q2Q3=1000修改原则：打断最简单无效循环，本例为修改原则：打断最简单无效循环，本例为1111和和00002：检测到：检测到Q0Q1Q2=000时，使时，使SR=1图图 7-24 有自启动特性的环型计数器有自启动特性的环型计数器 n位扭环计数器由位扭环计数器由n位移存器组成，其反馈逻辑方程为位移存器组成，其反馈逻辑方程为 扭环计数器扭环计数器(也称循环码或约翰逊计数器也称循环码或约翰逊计数器)。n位移存器可以构成位移存器可以构成M=2n计数器，无效状态为计数器，无效状态为(2n-2n)个。个。扭环计数器的扭环计数器的状态按循环码状态按循环码的规律变化，即相邻状态的规律变化，即相邻状态之间仅有一位代码不同，因而之间仅有一位代码不同，因而不会产生竞争、冒险现象不会产生竞争、冒险现象，且译码电路也比较简单。，且译码电路也比较简单。四位扭环计数器是逻辑图和状态图四位扭环计数器是逻辑图和状态图图图 7-25 扭环计数器扭环计数器 它有一个无效循环，它有一个无效循环，不能自启动。不能自启动。M=2n=8，模八计数器，模八计数器相邻位仅一个码元不同相邻位仅一个码元不同图图 7-26 有自启特性的扭环计数器有自启特性的扭环计数器 观察无效循环状态有多个观察无效循环状态有多个11（Q0Q1Q2Q3)保持原电路基本连接不变保持原电路基本连接不变修改确定置数控制逻辑修改确定置数控制逻辑S1=Q0Q3自启动电路设计灵活，自启动电路设计灵活，目前还没有固定可循目前还没有固定可循的方法！的方法！数据端数据端D0D1D2D3=01110111扭环计数器输出波形的频率比时钟频率降低了扭环计数器输出波形的频率比时钟频率降低了2n倍，倍，所以它可以用作偶数分频器。所以它可以用作偶数分频器。如果将反馈输入方程改为如果将反馈输入方程改为则可以构成奇数分频器，其模值为则可以构成奇数分频器，其模值为 M=2n-1。图图 7-27 用用74LS194 构成的构成的 7 分频电路分频电路 表表 7-19 M=7 分频器状态表分频器状态表 有无自启动特性？有无自启动特性？7.3 序列信号发生器序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。的时序电路，它可以用移位寄存器或计数器构成。当触发器数目当触发器数目为为n时，序列时，序列循环长度为循环长度为M 最大循环长度序列码，最大循环长度序列码，M=2n。最长线性序列码最长线性序列码(m序列码序列码)，M=2n-1。任意循环长度序列码，任意循环长度序列码，M2n。分分类类7.3.1 序列信号发生器的设计序列信号发生器的设计 1.反馈移位型序列信号发生器反馈移位型序列信号发生器 组合反馈网络组合反馈网络Q0 Q1 Qn-1n位移位寄存器位移位寄存器SR(SL)ZCP图图 7-28 反馈移位型序列反馈移位型序列信号发生器框图信号发生器框图 设计按以下步骤进行：设计按以下步骤进行：组合反馈网络组合反馈网络Q0 Q1 Qn-1n位移位寄存器位移位寄存器SR(SL)ZCP 根据给定序列信号的循环根据给定序列信号的循环长度长度M，确定移存器位数，确定移存器位数n，2n-1M2n。确定移位寄存器的确定移位寄存器的M个独个独立状态。立状态。将给定的序列码按照移位规律每将给定的序列码按照移位规律每n位一组，划分为位一组，划分为M个个状态。状态。若若M个状态中出现重复现象，则应增加移存器位数。个状态中出现重复现象，则应增加移存器位数。用用n+1位再重复上述过程，直到划分为位再重复上述过程，直到划分为M个独立状态为止。个独立状态为止。根据根据M个不同状态列出移存器的态序表和反馈函数表，个不同状态列出移存器的态序表和反馈函数表，求出反馈函数求出反馈函数F的表达式。的表达式。检查自启动性能。检查自启动性能。画逻辑图。画逻辑图。【例例 7-7】设计一个产生设计一个产生 100111 序列的反馈移位型序序列的反馈移位型序列信号发生器。列信号发生器。确定移存器的六个独立状态。确定移存器的六个独立状态。确定移存器位数确定移存器位数n。因因M=6，故故n3。解：解：1 0 0 1 1 1先取先取n=31 0 0 1 1 1状态状态 111 重复重复再取再取n=3+1=4 检测到检测到 1001、0011、0111、1111、1110、1100、六个、六个独立状态，故独立状态，故n=4可实现此序列。可实现此序列。列态序表和反馈激励函数表，求反馈函数列态序表和反馈激励函数表，求反馈函数F的表的表达式达式表表 7-20 例例 7-7 反馈函数表反馈函数表 Q0 Q1 Q2 Q3 F(SL)1 0 0 10 0 1 10 1 1 11 1 1 11 1 1 01 1 0 0111001本例反馈函数表按左移构建本例反馈函数表按左移构建由反馈函数表作卡诺图得：由反馈函数表作卡诺图得：作态序表作态序表 检查自启动性能。检查自启动性能。00111111110011111111根据所得结果作状态转换根据所得结果作状态转换K图图,将原将原状态左移一位舍去最左边的一位，状态左移一位舍去最左边的一位，再在右边添加再在右边添加F的取值得新状态的取值得新状态例如例如0000左移一位舍去左边左移一位舍去左边一位得一位得000，加，加(F=)1得得0001依次操作得依次操作得状态图状态图检查结果发现有检查结果发现有一个无效循环一个无效循环修改设计解决自启动问题修改设计解决自启动问题得得再作状态转换再作状态转换K图图0011111100电路已具有自启动特性。电路已具有自启动特性。画逻辑电路。画逻辑电路。图图 7-31 例例 7-7 逻辑电路逻辑电路作降维作降维K图消去两个变量。图消去两个变量。2.计数型序列码发生器计数型序列码发生器 图图 7-32 计数型序列码发生器结构框图计数型序列码发生器结构框图 设计过程分两步：设计过程分两步：根据序列码的长度根据序列码的长度M设计模设计模M计数器，计数器，状态自定；状态自定；按计数器的状态转移关系和序列码的要求设计组合按计数器的状态转移关系和序列码的要求设计组合输出网络。输出网络。输出序列的更改比较方便；输出序列的更改比较方便；能同时产生多组序列码。能同时产生多组序列码。组合输出网络组合输出网络Q1 Q2 Qn模模M计数器计数器ZCP特点：特点：设计举例设计举例【例例 7-8】设计一个产生设计一个产生 1101000101 序列码的计数型序列码的计数型序列码发生器。序列码发生器。解：解：因因M=10，可选用，可选用74161设计一个模设计一个模10计数器，计数器，并采用并采用OC置数法来实现，有效状态为置数法来实现，有效状态为 01101111。设计组合输出网络。设计组合输出网络。降维化简，用数据选择器实现时随意态分别作降维化简，用数据选择器实现时随意态分别作0和和1处理处理QDQBQA01111000010100110QC画出逻辑图画出逻辑图图图 7-33 例例 7-8 逻辑电路逻辑电路【例例7-9】设计一个能同时产生两组序列码的双序列码设计一个能同时产生两组序列码的双序列码发生器，要求两组代码分别是：发生器，要求两组代码分别是：Z1110101，Z2010110。解：解：首先用首先用74LS194设计一个能自启动的模设计一个能自启动的模6 扭环计数器。扭环计数器。然后用一片然后用一片3-8译码器和与非门实现组合输出网络。译码器和与非门实现组合输出网络。组合电路的输出函数式为组合电路的输出函数式为 Q0Q1Q2Z1 Z2m0 0 0 0 m4 1 0 0m6 1 1 0m7 1 1 1m3 0 1 1m1 0 0 1101 10 0110 11 0表表 7-22 例例 7-9 真值表真值表 只取前三位只取前三位逻辑图逻辑图图图 7-34 例例 7-9 逻辑电路逻辑电路7.3.2 m序列码发生器序列码发生器m序列码也称伪随机序列码，序列码也称伪随机序列码，其主要特点是：其主要特点是：每个周期中，每个周期中，“1”码出现码出现 2n-1次，次，“0”码出现码出现2n-1-1 次，即次，即 0、1 出现的概率几乎相等。出现的概率几乎相等。序列中连序列中连 1 的数目是的数目是n，连连 0 的数目是的数目是n-1。分布无规律，具有与白噪声相似的伪随机特性。分布无规律，具有与白噪声相似的伪随机特性。m序列码发生器是一种反馈移位型结构的电路，它由序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成。位移位寄存器加异或反馈网络组成。序列长度序列长度M=2n-1 只有一个冗余状态即全只有一个冗余状态即全 0 状态，状态，所以称为所以称为最大线性最大线性序列码发生器。序列码发生器。结构已定型，且反馈函数和连接形式都有规律。结构已定型，且反馈函数和连接形式都有规律。反反馈馈函函数数计计算算非非常常复复杂杂，常常利利用用查查表表的的方方式式就就可可以以设设计出计出m序列码发生器。序列码发生器。C Cn nCPQ1 Q2 Qn-1 Qnn位移位寄存器位移位寄存器FD D1 1C C1 1C Cn-1n-1C C2 2线性反馈移存器序列信号线性反馈移存器序列信号发生器结构框图发生器结构框图结构框图显示；反馈网络为一系列的异或运算具有线性性结构框图显示；反馈网络为一系列的异或运算具有线性性 C1，C2，Cn表示乘法器，若表示乘法器，若Ci=1表示第表示第i级触发器的级触发器的输出参加反馈，输出参加反馈，Ci=0表示第表示第i级触发器的输出不参加反馈级触发器的输出不参加反馈 表表7-23列出了部分列出了部分m序列码序列码的反馈函数的反馈函数F和移存器位数和移存器位数n的对应关系。的对应关系。若给定一个序列信号长度若给定一个序列信号长度M，则根据则根据M=2n-1求出求出n，由由n查表查表便可得到相应的反馈函数便可得到相应的反馈函数F。例如，要产生例如，要产生M=7的的m序列码，序列码，由由M=2n-1，确定，确定n=3得反馈函数得反馈函数F=Q1Q3表表 7-23 m序列反馈函数表序列反馈函数表 表中给出了两种方案表中给出了两种方案即即F=Q1 Q3或或F=Q2 Q3用用74LS194时时F=Q0 Q2。据此即可画出据此即可画出逻辑图。逻辑图。但电路处于但电路处于000不能自启动！不能自启动！解决自启动有解决自启动有两种方案：两种方案：在反馈方程中加全在反馈方程中加全 0 校正项校正项 利用全利用全 0 状态重新置数从而实现自启动。状态重新置数从而实现自启动。该电路输出的该电路输出的m序列码为序列码为 0011101。图图 7-35 M=7的的m序列码发生器电路序列码发生器电路7.4 以以MSI为核心的同步时序电路的分析与设计为核心的同步时序电路的分析与设计 7.4.1 分析方法分析方法 解：解：图图 7-36 例例 7-10逻辑电路逻辑电路【例例 7-10】分析图分析图 7-36 所示同步时序电路。所示同步时序电路。该电路无外部输入信号，其该电路无外部输入信号，其输出取自计数器的输出端输出取自计数器的输出端QDQCQBQA，是，是Moore型电路。型电路。求写激励求写激励(控制控制)方程。方程。列状态迁移表，画状态图。列状态迁移表，画状态图。根据激励方程与根据激励方程与 74161的功能确定每个状态下的的功能确定每个状态下的激励信号及操作功能，然激励信号及操作功能，然后确定其次态，因而得出后确定其次态，因而得出该电路的态序表如表该电路的态序表如表 7-24 该电路是模该电路是模 12 计数器，计数器，若从若从QD端输出，则可以端输出，则可以得到得到 12 分频的对称方波。分频的对称方波。表表7-24 例例7-10态序表态序表 分析功能。分析