2023年半加器实验报告.doc

装 订 线
CPLD/FPGA设计试验汇报

试验一　　半加器
一、 创立工程
工程名称：adder 顶层实体文献名：adder
器件： EP1C12Q240C8 （规定：Cyclone系列任意器件）
二、 创立文献
创立Block Diagram/Schematic File文献，实现一种半加器功能电路。
三、 编译工程
汇报中下列数据是多少

四、 仿真电路
1、 创立VWF文献
2、 设定“End Time”为20us
3、 在VWF文献中添加Node OR Bus
4、 编辑波形
5、 仿真
6、 画出仿真成果