verilog二进制转十进制.doc

二进制转十进制数码管显示实现全程
1、建立原理图顶层文件
2-1、Verilog程序 二进制转十进制
//Decoder: binary-to decimal decoder with an enable control
module b2d(y,en,a) ;
output [7:0] y ;
input en ;
input [3:0] a;
reg[7:0] y ;
always @ (en or a) // EN 和A 是敏感信号
if(!en) // 如果使能信号为低，无效
y = 8'b1111_1111;
else
begin
if(a>9)
y<=a+6; //这里完成了二进制到十进制的译码，
else
y<=a;
end
//为了方便在平台上进行观察验证
///这里把数据的个位和十位分别用 4 个LED 进行显示,均为二进制
endmodule
2-2、将Verilog程序 例化 顶层调用

3-1、程序 二进制转数码管显示
module decode4_7(decodeout,a);
output[6:0] decodeout;
input[3:0] a;
reg[6:0] decodeout;
always @(a)
begin
case(a) //用 case 语句进行译码 abcdefg
4'h0:decodeout=7'b00000001;
4'h1:decodeout=7'b1001111;
4'h2:decodeout=7'b0010010;
4'h3:decodeout=7'b0000110;
4'h4:decodeout=7'b1001100;

4'h5:decodeout=7'b0100100;
4'h6:decodeout=7'b0100000;
4'h7:decodeout=7'b0001111;
4'h8:decodeout=7'b0000000;
4'h9:decodeout=7'b0000100;
4'ha:decodeout=7'b0001000;
4'hb:decodeout=7'b1100000;
4'hc:decodeout=7'b0110001;
4'hd:decodeout=7'b1000010;
4'he:decodeout=7'b0110000;
4'hf:decodeout=7'b0111000;
default: decodeout=7'bx;
endcase
end
endmodule
3-2、将Verilog程序 例化 顶层调用

4、原理图顶层文件

5、DE2板的引脚配置

6、下载验证 可以成功

（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。可复制、编制，期待你的好评与关注）