FPGA版的Qsys用户界面.docx

4.3 Qsys用户界面
13.1版的Qsys用户界面

4.3.1系统元件页
n 用户在系统元件页中来定义所需的系统（如图4.3所示）。在Qsys的元件库（Component Library）中包括了Qsys集成的所有元件列表。
n 在System Contents标签页中列出的是用户已经添加到系统中的模块。
n 当用户用Qsys生成系统时，它就生成了一个系统模块，这个模块就包含了用户所定义的所有元件和接口。
n 另外，该模块还包括了自动生成的总线（互联）逻辑。

1．模块池
n 用户可以使用模块池选择器来列出可用的元件、安装元件、网上获取元件以及通过网络升级元件。

n 用右键点击元件就可以看到一个菜单，它包括了元件的详细信息，并且可以链接到相关的文件和升级元件。

n 如果用右键点击的已安装的元件是可以获得升级的，则在弹出的菜单中包含了一个子菜单（以元件的版本号做标题）。如Add version 13.1…

n 点击这个菜单(上面的Add version 13.1…)，弹出下面窗口：

n 勾选相关选项，按Finish就可以对元件进行升级。

n 模块池下方的：
n New按钮用一于创建新的组件；
n Add按钮则用于将选择的组件添加到系统中。
添加nios2_qsys、new_sdram_controller后的窗口。

2．模块表
n 模块表中列出的是用户添加到用户所设计的系统中的模块。包括桥、总线接口、CPU、存储器接口、外围设备等。
n 如上图中的clk_0、jtag_uart_0、jtag_uart_1、nios2_qsys、new_sdram_controller用户添加到其所设计的系统中的模块。
n 此外，用户可以用模块表来描述以下项目：
（1）连接的主、从性；
（2）系统地址映射；
（3）系统中断请求分配；
（4）控制共享从元件的优先权。
3．添加元件到模块表
（1）在模块池中点击要添加的元件名。
（2）点击Add，之后会出现以下两种情况之一。
①对于可用的、已安装上的并有附加设置的元件，会出现一个对话框，让用户设定各种选项。设定完选项后点击Finish，就可将元件添加到模块表中。
如果元件没有选项对话框，则它会被自动加到模块表中。
②对于可用的、但没有安装的元件，会出现一个对话框，它可链接到网上下载元件或是从厂商索取。

操作示例
假设要添加sdram。添加前的情况如下面窗口所示。

（1） 在模块池中找到要添加的元件，点击要添加的元件名。

对于可用的、已安装上的
（2）点击Add，弹出下面窗口。

设定各种选项。

设定完选项后点击Finish，就可将元件添加到模块表中。

点击unconnected

点clk_0, 解决unconnected问题。连线也随之发生变化，如下图所示。

安装了元件后，用户就可以将它添加到用户所设计的系统中了

Qsys中组件间连线
n Qsys中组件间连线需要用户自己进行连接。
n 将光标移至Connection栏下，会自动显现出主从元件的互联示意图。

n 用户只需在需要连接处点击空心圆圈即可自行进行连接。

继续点击空心圆圈

剩下5个空心圆圈都被点击后得下图。

n 组件间连线有一个大致的原则：
n 对于存储器类的外设IP，要将其Slave端口同CPU的data_master和instruction_master相连；
n 对非存储器类外设，只需要连接到CPU的data_master就可以。
n 任何一个元件都可以有一个或多个主或从的接口。
n 如果主元件和从元件使用同一个总线协议，任何一个主元件都可以和任何一个从元件相连;
n 如果使用的是不同的总线协议，则用户可以通过使用一个桥元件来把主从元件连接起来，比如可使用AMBA-AHB-to-Avalon桥。
n 当两个或多个主设备共享同一个从设备时，Qsys会自动插入一个仲裁器来控制对从设备的访问。若对一个从设备有多个请求同时发生，仲裁器可决定由哪个主设备来访问该从设备。
n 要查看仲裁优先权，可在View menu->Show Arbitration Priorities。

4.3.2 系统从属页
n 当用户向所设计的系统中添加元件，比如一个NiosⅡ嵌入式处理器时，在Qsys中就会出现一个附加页。该附加页如下图所示。

显示Core Nios II页

显示Cache and Memory Interface页并且修改指令Cache的大小

显示Advanced Featurse页并且勾选相关复选框
根据需要还可以选择其它页进行相关设置。
n 这个附加页可以让用户设置一些附加的参数或是与系统中其他元件的相连关系。
n 比如，用户可以定义CPU和存储器元件之间的相连关系来指明哪一个用作程序存储器，哪一个用作数据存储器。
n 对于用到系统从属页的元件，Qsys会对用户添加到用户系统中的这个元件的每种情况都生成一个单独的系统从属页。
n 另外，处理器元件可能会有相关的软件组件，并会在系统从属页中显示出来。
n 从实用程序库（Util ity Libraries）到实时操作系统都有软件组件的例子，Altera在开发工具包中还提供了多种软件组件。

4.3.3 系统选项页
n 系统选项页是指在创建和生成Qsys系统中所用到的选项设置，与Qsys主界面中的八个选项卡相对应。
n 它们分别是System Contents、Address Map、Clock Settings、project settings、Instance parameters、System Inspeector、HDL Example和Generation。
1．SystemContents选项
System Contents是显示用户自定义的系统构成的选项，详细给出了系统构成的各组件名称、连接情况、描述、基址、时钟和中断优先级分配等情况，如图4.4所示。（下图所示）

2．Address Map选项
n Address Map选项用于用户设置系统在内存映射中的地址，从而确保与其他部分的映射一致。
n 如果该选项中有红色标记，则表示地址出现重叠错误，可双击地址进行修改。图4.5所示为修改后正确的地址映射。

下图所示为修改后正确的地址映射。

3．Clock Settings选项
n Clock Settings是时钟设置选项。
n 如图4. 6所示，在该选项下可以进行系统可用时钟类型及频率的设置。
n 需要注意的是，实际上CPU时钟频率的设置是有限制的，不同的器件其最大时钟频率也是不一样的，具体详见Altera的官网文档《Nios Ⅱ Performance Benehmarks》。

4．Project Settings选项
n Project Settings选项用来设置一些系统参数，包括器件系列（Device family）的选择、Clock crossing adapter type（跨时钟域适应器类型）设置、Limit interconneet pipeline stages to（限制互联总线层次）设置和Generation ld（生成ID）设置等，如图4.7所示。

n （1）器件系列（Device family）的选择是由用户从器件列表中选择用户的目标器件。这项设置非常重要，因为Qsys是利用所选器件系列的结构优势来产生系统的逻辑的。
n （2）Clock crossing adapter type选项在SoPC Builder中是没有的;
n 在Qsys系统中如果要处理跨时钟域的数据传输，则在系统生成时会自动加入一个Clock crossing adaptor，无需手动加入（Clock crossing adaptor在component列表中也有）。
n 其中在选项下拉菜单中有三个选择项：Handshake、FIFO和Auto。见ppt或教材
n Limit interconnect pipeline stage to选项在SoPC Builder中也是没有的。这也是Qsys的改进之一，在Qsys中对用户开放了一部分总线信息。
n 关于Interconnect的具体资料，可以查阅官方资料。需要注意的是，这个互联只针对Avalon-MM接口，而Avalon-ST接口的信息早已公布。
n Generation ld（生成ID）的设置是指在Qsys系统生成之前赋给时间标签一个唯一的整数值，用于检查软件的兼容性。

5．Instance Parameters选项
n Instance Parameters选项（见图4.8）用来给该Qsys系统定义参数。
n 当该系统作为另一个Qsys系统的子系统时，可以用该实例参数来修饰该Qsys系统，而高一级的Qsys系统可以指定具体实例参数的数值。
n Instance Script定义了该实例参数指定的值将如何影响到Qsys设计中的各子组件。它允许用户在此查询在设计中定义和设置的实例参数的数值。
n 点击Preview Instance按钮，Qsys会给出指定了参数和实例脚本的当前Qsys系统的预览，同时还显示该实例的参数编辑器。

6． System Inspector选项
n System Inspector选项（见图4. 9）与Project Settings选项相对应，用于将选项设置好的相关信息在此显示出来。
注：13.1版本中无此选项。

7．HDL Example选项
HDL ExamPle选项用于采用Verilog或VHDL语言给出系统的顶级HDL定义，同时给出系统组件的VHDL声明。
如果该Qsys系统不是QuartusⅡ工程中的顶层模块，则可以将HDL Example复制或粘贴到实例化本Qsys系统的顶层HDL文件中。该选项界面如图4 .10所示。
注：13.1版中为：Generate->HDL Example

点HDL Example，弹出下面窗口。

8. Generation选项（13.1无此选项）
选Generate->Generate…

下面的解释是一样的。
n Generation选项是用来生成用户系统的。
n 如图4.11所示，它包含一些选项，用户可以通过设置（比如仿真控制、系统综合和输出路径等）来控制生成过程。
n （1）仿真控制设置包括创建仿真模型、创建Qsys系统测试脚本以及创建仿真模型测试脚本的有关选择。
n （2）系统综合设置包括是否创建Qsys生成系统的HDL文件以及是否生成原理图文件。
n （3）输出路径设置则用于指定生成系统相关文件及仿真、综合后相关文件的输出路径。
以上相关选项设置后，用户就可以点击Generate按钮来生成所设计的系统。点击Generate按钮后，Qsys会创建以下项目：
（1）SDK（针对Nios系统）；
（2）系统中每一个元件的HDL文件；
（3）一个对于顶层系统模块的符号文件(.bsf)；
（4）ModelSim文件；
（5）一个Tcl脚本文件，它建立了所有QuartusⅡ编辑所需的文件。

相关选项设置后的窗口如下。

Generate过程中发现错误，点击Close