福州大学微电子卓越班数字集成电路课程设计报告.doc

数字集成电路课程设计

题 目：4 bits超前加法进位器的全定制设计

姓 名： 席高照

学 号：

学 院： 物理与信息工程学院

专 业： 微电子（卓越班）

年 级： 2023级

指导教师： 陈群超 （署名）

2023 年 6 月 3 日

目 录

第1章 概 述 1
1.1 课程设计目的 1
1.2 课程设计的重要内容 1
1.2.1 设计题目 1
1.2.2 设计内容 1
第2章 功能分析及逻辑分析 2
2.1 功能分析 2
2.2推荐工作条件 3
2.3电性能 3
2.4真值表 6
2.5表达式 6
2.6电路图 7
第3章 电路设计与器件参数设计 8
3.1性能指标： 8
3.2模块划分 8
3.2.1输出级电路设计 8
3.2.2内部反相器 9
3.2.3内部电路等效 9
3.2.4输入级电路 10
3.2.5输出缓冲级电路 10
3.2.6输入、输出保护电路 10
3.3本章小结 11

第4章 电路模拟与仿真 12
4.1电路搭建 12
4.1.1建立新库 12
4.1.2建立schematic view 13
4.1.3建立symbol 14
4.1.4建立总体电路schematic view 14
4.1.5建立总体symbol 15
4.1.6测试电路 16
4.2功能仿真 16
4.3功耗仿真 18
4.4仿真结果分析 18
4.5本章小结 18
第5章 版图设计 19

5.1原理 19
5.2反相器版图 19
5.3输入级 20
5.4输出级 20
5.5输出缓冲 20
5.6异或门 21
5.7或非门 23
5.8与非门 24
5.9整体版图 25
5.10本章小结 25

心 得 26
参考文献 27
附 录 28
附录1 74LS283中文资料 28
第1章 概 述
1.1 课程设计目的
• 综合应用已掌握的知识
• 熟悉集成电路设计流程
• 熟悉集成电路设计主流工具
• 强化学生的实际动手能力
• 培养学生的工程意识和系统观念
• 培养学生的团队协作能力
1.2 课程设计的重要内容
1.2.1 设计题目
4bits超前进位加法器全定制设计 　　　　　　　　　 　
1.2.2 设计规定
Vdd=1.8V,VoH=4.6V,Vol=0.4V
可驱动10个LSTTL电路（相对于15pf电容负载）

1.2.3 设计内容
• 功能分析及逻辑分析
• 电路设计及器件参数设计
• 估算功耗与延时
• 电路模拟与仿真
• 版图设计
• 版图数据提交及考核，课程设计总结

第2章 功能分析及逻辑分析

2.1功能分析
74283为4为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚图如下：

图2-1
74283芯片的引脚功能表：

引脚位
符号
名称及功能
4,1,13,10

和输出端
5，3,14,12
A1，A2，A3，A4
运算输入端
6，2,15,11
B1，B2，B3，B4
运算输入端
7
C0
进位输入端
9
C4
进位输出端
8
GND
接地（0V）
16
Vcc
正电压电源
表2-1 74283引脚功能

2.2 推荐工作条件
表2-2 SMIC 0.18工艺工作条件

2.3 电特性
表2-3-1 直流工作规格

Symbol
Parameter
Conditions
Min
Typ
(Note 1)
Max
Units

Input clamp voltage
=Min =-18mA

-1.5
V

High Lever Output Voltage

DM54
2.5
3.4

V
DM74
2.7
3.4

Low Lever Output Voltage

DM54

0.25
0.4
V
DM74

0.35
0.4

DM74

0.25
0.4

Input current@Max input voltage

A B

0.5
mA
CO

0.1

High Lever Input Current

A B

40
uA
CO

20

Low Lever Input Current

A B

-0.8
mA
CO

-0.4

Short circuit output

(Note 2)
DN54

-100
mA
DM74

-100

Supply current
(Note 3)

19
34
mA

Supply current
(Note 4)

22
39
mA

表2-3-2 交流特性
Symbol
Parameter
From(Input)
To(Output)

Units

Min
Max
Min
Max

Propagation Delay Time Low to High Lever Output
CO to,

10

11
ns

Propagation Delay Time High to Low Lever Output
CO to,

10

12
ns

Propagation Delay Time Low to High Lever Output
CO to

10

11
ns

Propagation Delay Time High to Low Lever Output
CO to

10

12
ns

Propagation Delay Time Low to High Lever Output
CO to

10

11
ns

Propagation Delay Time High to Low Lever Output
CO to

10

12
ns

Propagation Delay Time Low to High Lever Output
to

10

11
ns

Propagation Delay Time High to Low Lever Output
to

10

12
ns

Propagation Delay Time Low to High Lever Output
CO to C4

8

10
ns

Propagation Delay Time High to Low Lever Output
CO to C4

8

11
ns

Propagation Delay Time Low to High Lever Output
to C4

8

10
ns

Propagation Delay Time High to Low Lever Output
to C4

8

11
ns

2.4 真值表
表2-4 真值表

2.5 表达式

定义两个中间变量Gi和Pi：

所以：

进而可得各位进位信号的罗辑表达如下

2.6 电路图

图2-2

第3章 电路设计及器件参数设计
3.1性能指标
Vdd=1.8V,VoH=4.6V,Vol=0.4V
可驱动10个LSTTL电路（相对于15pf电容负载）

3.2模块划分
根据电路原理，可以将加法器的电路分为五级：输入级、内部反相器、内部逻辑门、输出级和输出缓冲级。
3.2.1输出级电路设计

其中

VDD=1.8V 联立可求得
Wn=18.7u≈19u
WP=3.93Wn=73.9u≈74u
L=0.18u

3.2.2内部反相器

其中

• Tr=Tf=1ns，为负载电容
• 一般来说，内部反相器的负载由三个部分电容构成，分别是：
本级漏极的PN结电容Cpn
下级的栅电容Cg
连线杂散电容Cs

Cj是单位面积的结电容，Cjsw是单位长度的周边电容，b为有源区宽度，这里取0.3um。
所以

Cg=(Wn+Wp)·L·Cox= 150.7pF
这里的Wn和Wp近似取输出级的Wn和Wp的值

一般情况下，连线杂散电容远小于栅电容，故本次设计忽略Cs的影响
综合上述三部分的电容量，可以得到内部反相器的负载

由于tr=tf，由公式可近似认为

故
由tr=tf=1ns，
可得
Wn=0.1887um，取Wn=0.22um，则Wp=0.75um
3.2.3内部电路等效
内部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系，再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。
以两输入与非门为例：
• P管的W/L的计算
将两输入与非门的两个并联P管等效为内部反相器的P管，为保证在只有一个PMOS管导通的情况下，仍能获得所需要的上升时间，规定各PMOS管的宽长比与反相器中的PMOS管相同，即Wp=0.75um
• N管的W/L的计算
考虑到N管的串联结构，为保持下降时间不变，各N管的等效电阻必须缩小3倍，也就是它们的宽长比必须是反相器中的管的宽长比的3倍，即Wn=0.66um
同理可得其他门的管子的尺寸。
3.2.4输入级电路

• 提拉管PM1的(W/L)的计算
为了节省面积，同时又能使较快上升，取(W/L)=3，此处的L=0.18um，即W=0.54um。
• CMOS反相器PM0管(W/L)的计算
这个管的(W/L)可以参考内部反相器的计算过程，这里取(W/L)=0.75um/0.18um。
• CMOS反相器N管(W/L)的计算
由于要与兼容，而的输出电平在0.2V到2V之间，因此要选取反相器的转换电平为

此外，由半导体器件物理知识可知：

算出 所以所以
3.2.5输出缓冲级电路
由于输出级要驱动TTL电路，故输出级部分要在输出级前加入一级缓冲级电路。
如图所示，将与输出级的异或门和或非门等效为一个反相器，与中间级缓冲级电路计算相类似，可以算得缓冲级N、P管的尺寸。
N=(43+92)/(2.5+5)=18
(W/L)n=√18=0.77um/0.18um
(W/L)p=3.93√18=3um/0.18um
3.2.6输入、输出保护电路
由于MOS器件的栅极有极高的绝缘电阻，当栅极处在浮置状态时，由于某种因素，感应的电荷无法不久地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度假如超过栅氧化层的集成极限，则发生栅击穿，使MOS器件失效，因此要设立保护电路。
保护电路，采用标准形式，可从工艺文献中直接调用标准焊盘电路。
3.3本章小结
通过本次实验，我了解了集成电路设计时候的电路划分，了解了在不同位置需要有什么样的管子，如输入输出要有保护电路，驱动较大的负载需要设计较大尺寸的管子。同时我还掌握了不同管子的尺寸的计算方法，以及电容的计算方法。

第4章 电路模拟与仿真
4.1电路搭建
4.1.1建立新库

图4-1

4.1.2建立schematic view

图4-2

图4-3
4.1.3建立symbol

图4-4
其它逻辑门电路同样过程建立schematic view和symbol view。
4.1.4建立总体电路schematic view

图4-5
4.1.5建立总体symbol

图4-6
4.1.6测试电路

图4-7
4.2功能仿真

图4-8

图4-9

图4-10
图中从上到下依次是A1 A2 A3 A4 ,B1 B2(图4-8）B3 B4 ,Cin（图4-9）,C4 S1 S2 S3 S4（图4-10）。
4.3功耗仿真

图4-11
4.4仿真结果分析
通过仿真结果可以看出电路逻辑功能对的，能实现加法及进位。从A4到Z4的延时满足，功耗为6.63mW。仿真的频率为50MHz。
4.5本章小结
通过本次实验，我了解了cadence的使用，学会了画原理图及仿真，并对仿真结果进行分析。

第5章 版图设计
5.1原理
版图设计时采用层次化，全手工的形式设计版图。整个版图设计的思想是先小后大，即先画出各级的版图，并进行DRC检查，检查无误后进行保存，最后调用这些单元进行最后的版图设计。此外，本次设计的COMS尺寸有些比较大，故画版图时多以梳状形式来设计，这样可以减小版图的面积，而又能保持其本来的性能。工具Virtuso的使用。
5.2反相器版图

图5-1 图5-2

5.3输入级

图5-3
5.4输出级

图5-4

5.5输出缓冲

图5-5

5.6异或门

图5-6
5.7或非门

图5-7
5.8与非门

图5-8

5.9整体版图

图5-9
5.10本章小结
通过本次实验，我了解了工具Virtuso的使用，学会了画版图及仿真及在绘制版图过程中规则的定义。
心 得
本次课程设计我选择了4Bit超前进位加法器。相比于其他加法器，超前进位加法器最大优点在于减少了进位等待延迟，大大提高了运算的速度，因此在其他的运算器中得到了广泛应用。但是相比于同组人的加法器也复杂了许多。
做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用，并且考试内容有限，所以在这次课程设计过程中，对整个数字芯片全定制设计流程有了一个总体的结识。学会了数字集成电路中MOS管参数的设计。我们更加明白了很多比如说寄生电容包含几部分，分别怎么计算，尚有寄生电容对芯片功耗和延时的影响及估算等课堂上学过又很模糊的东西。同时也纯熟掌握了cadance软件操作。
印象最深的是版图设计当中碰到了非常多的困难，涉及院里的不熟悉，软件操作的不熟悉，由于自己粗心误删数据，仿真的失败，最初设计的不合规范，反震结果错误等等。通过老师与同学们热心的帮助以及自己重新的学习，终于还算是较为顺利的完毕了课设
在设计过程中，经常会碰到这样那样的情况，但归根结底是理论知识不够扎实，缺少足够的耐心和一丝不苟的态度。
通过这次课程设计，加强了我们动手、思考和解决问题的能力。也让我加深了对知识的理解与运用。
最后谢谢老师和同学们无私的帮助！

参考文献
[1] 阎石．数字电子技术基础．北京：高等教育出版社，2023．5．194-196
[2] 曾庆贵．集成电路版图设计 ．北京：机械工业出版社，2023，2
[3] 单片机自学网()．74283中文资料．2023，4.

附 录
附录1 74283中文资料