福州大学微电子卓越班数字集成电路课程设计报告.doc

数字集成电路课程设计题 目：4 bits超前加法进位器的全定制设计 姓 名： 席高照 学 号： 学 院： 物理与信息工程学院 专 业： 微电子（卓越班） 年 级： 2023级 指导教师： 陈群超 （署名） 2023 年 6 月 3 日目 录第1章 概 述11.1 课程设计目的1 1.2 课程设计的重要内容1 1.2.1 设计题目1 1.2.2 设计内容1 第2章 功能分析及逻辑分析22.1 功能分析22.2推荐工作条件32.3电性能32.4真值表62.5表达式62.6电路图7第3章 电路设计与器件参数设计83.1性能指标：83.2模块划分83.2.1输出级电路设计83.2.2内部反相器93.2.3内部电路等效93.2.4输入级电路103.2.5输出缓冲级电路103.2.6输入、输出保护电路103.3本章小结11第4章电路模拟与仿真124.1电路搭建124.1.1建立新库124.1.2建立schematic view134.1.3建立symbol144.1.4建立总体电路schematic view144.1.5建立总体symbol154.1.6测试电路164.2功能仿真164.3功耗仿真184.4仿真结果分析18 4.5本章小结18第5章版图设计195.1原理195.2反相器版图195.3输入级205.4输出级205.5输出缓冲205.6异或门215.7或非门235.8与非门245.9整体版图255.10本章小结25心 得26参考文献27附 录28附录1 74LS283中文资料28第1章 概 述1.1 课程设计目的 综合应用已掌握的知识 熟悉集成电路设计流程 熟悉集成电路设计主流工具 强化学生的实际动手能力 培养学生的工程意识和系统观念 培养学生的团队协作能力1.2 课程设计的重要内容1.2.1 设计题目4bits超前进位加法器全定制设计 1.2.2 设计规定Vdd=1.8V,VoH=4.6V,Vol=0.4V可驱动10个LSTTL电路（相对于15pf电容负载） 1.2.3 设计内容 功能分析及逻辑分析 电路设计及器件参数设计 估算功耗与延时 电路模拟与仿真 版图设计 版图数据提交及考核，课程设计总结第2章 功能分析及逻辑分析2.1功能分析74283为4为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚图如下：图2-174283芯片的引脚功能表：引脚位符号名称及功能4,1,13,10和输出端5，3,14,12A1，A2，A3，A4运算输入端6，2,15,11B1，B2，B3，B4运算输入端7C0进位输入端9C4进位输出端8GND接地（0V）16Vcc正电压电源表2-1 74283引脚功能2.2 推荐工作条件表2-2 SMIC 0.18工艺工作条件2.3 电特性表2-3-1 直流工作规格SymbolParameter ConditionsMinTyp(Note 1)MaxUnitsInput clamp voltage=Min =-18mA-1.5VHigh Lever Output VoltageDM542.53.4VDM742.73.4Low Lever Output VoltageDM540.250.4VDM740.350.4DM740.250.4Input currentMax input voltageA B0.5mACO0.1High Lever Input CurrentA B40uACO20Low Lever Input CurrentA B-0.8mACO-0.4Short circuit output (Note 2)DN54-100mADM74-100Supply current(Note 3)1934mASupply current(Note 4)2239mA表2-3-2 交流特性SymbolParameterFrom(Input)To(Output) Units MinMaxMinMaxPropagation Delay Time Low to High Lever OutputCO to,1011nsPropagation Delay Time High to Low Lever OutputCO to,1012nsPropagation Delay Time Low to High Lever OutputCO to1011nsPropagation Delay Time High to Low Lever OutputCO to1012nsPropagation Delay Time Low to High Lever OutputCO to1011nsPropagation Delay Time High to Low Lever OutputCO to1012nsPropagation Delay Time Low to High Lever Output to 1011nsPropagation Delay Time High to Low Lever Output to 1012nsPropagation Delay Time Low to High Lever OutputCO to C4810nsPropagation Delay Time High to Low Lever OutputCO to C4811nsPropagation Delay Time Low to High Lever Output to C4810nsPropagation Delay Time High to Low Lever Output to C4811ns2.4 真值表表2-4 真值表2.5 表达式定义两个中间变量Gi和Pi： 所以： 进而可得各位进位信号的罗辑表达如下 2.6 电路图图2-2第3章 电路设计及器件参数设计3.1性能指标Vdd=1.8V,VoH=4.6V,Vol=0.4V可驱动10个LSTTL电路（相对于15pf电容负载）3.2模块划分根据电路原理，可以将加法器的电路分为五级：输入级、内部反相器、内部逻辑门、输出级和输出缓冲级。3.2.1输出级电路设计其中 VDD=1.8V 联立可求得 Wn=18.7u19u WP=3.93Wn=73.9u74uL=0.18u3.2.2内部反相器其中 Tr=Tf=1ns，为负载电容 一般来说，内部反相器的负载由三个部分电容构成，分别是：本级漏极的PN结电容Cpn下级的栅电容Cg连线杂散电容CsCj是单位面积的结电容，Cjsw是单位长度的周边电容，b为有源区宽度，这里取0.3um。所以 Cg=(Wn+Wp)LCox= 150.7pF这里的Wn和Wp近似取输出级的Wn和Wp的值一般情况下，连线杂散电容远小于栅电容，故本次设计忽略Cs的影响综合上述三部分的电容量，可以得到内部反相器的负载由于tr=tf，由公式可近似认为故由tr=tf=1ns，可得Wn=0.1887um，取Wn=0.22um，则Wp=0.75um3.2.3内部电路等效内部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系，再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。以两输入与非门为例： P管的W/L的计算将两输入与非门的两个并联P管等效为内部反相器的P管，为保证在只有一个PMOS管导通的情况下，仍能获得所需要的上升时间，规定各PMOS管的宽长比与反相器中的PMOS管相同，即Wp=0.75um N管的W/L的计算考虑到N管的串联结构，为保持下降时间不变，各N管的等效电阻必须缩小3倍，也就是它们的宽长比必须是反相器中的管的宽长比的3倍，即Wn=0.66um同理可得其他门的管子的尺寸。3.2.4输入级电路 提拉管PM1的(W/L)的计算为了节省面积，同时又能使较快上升，取(W/L)=3，此处的L=0.18um，即W=0.54um。 CMOS反相器PM0管(W/L)的计算这个管的(W/L)可以参考内部反相器的计算过程，这里取(W/L)=0.75um/0.18um。 CMOS反相器N管(W/L)的计算由于要与兼容，而的输出电平在0.2V到2V之间，因此要选取反相器的转换电平为此外，由半导体器件物理知识可知： 算出 所以所以3.2.5输出缓冲级电路由于输出级要驱动TTL电路，故输出级部分要在输出级前加入一级缓冲级电路。如图所示，将与输出级的异或门和或非门等效为一个反相器，与中间级缓冲级电路计算相类似，可以算得缓冲级N、P管的尺寸。N=(43+92)/(2.5+5)=18 (W/L)n=18=0.77um/0.18um (W/L)p=3.9318=3um/0.18um3.2.6输入、输出保护电路由于MOS器件的栅极有极高的绝缘电阻，当栅极处在浮置状态时，由于某种因素，感应的电荷无法不久地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度假如超过栅氧化层的集成极限，则发生栅击穿，使MOS器件失效，因此要设立保护电路。保护电路，采用标准形式，可从工艺文献中直接调用标准焊盘电路。3.3本章小结通过本次实验，我了解了集成电路设计时候的电路划分，了解了在不同位置需要有什么样的管子，如输入输出要有保护电路，驱动较大的负载需要设计较大尺寸的管子。同时我还掌握了不同管子的尺寸的计算方法，以及电容的计算方法。第4章 电路模拟与仿真4.1电路搭建 4.1.1建立新库 图4-14.1.2建立schematic view图4-2图4-34.1.3建立symbol图4-4其它逻辑门电路同样过程建立schematic view和symbol view。4.1.4建立总体电路schematic view图4-54.1.5建立总体symbol图4-64.1.6测试电路图4-74.2功能仿真图4-8图4-9图4-10图中从上到下依次是A1 A2 A3 A4 ,B1 B2(图4-8）B3 B4 ,Cin（图4-9）,C4 S1 S2 S3 S4（图4-10）。4.3功耗仿真图4-114.4仿真结果分析通过仿真结果可以看出电路逻辑功能对的，能实现加法及进位。从A4到Z4的延时满足，功耗为6.63mW。仿真的频率为50MHz。4.5本章小结通过本次实验，我了解了cadence的使用，学会了画原理图及仿真，并对仿真结果进行分析。第5章 版图设计5.1原理版图设计时采用层次化，全手工的形式设计版图。整个版图设计的思想是先小后大，即先画出各级的版图，并进行DRC检查，检查无误后进行保存，最后调用这些单元进行最后的版图设计。此外，本次设计的COMS尺寸有些比较大，故画版图时多以梳状形式来设计，这样可以减小版图的面积，而又能保持其本来的性能。工具Virtuso的使用。5.2反相器版图 图5-1 图5-25.3输入级图5-35.4输出级图5-45.5输出缓冲图5-55.6异或门图5-65.7或非门图5-75.8与非门图5-85.9整体版图图5-95.10本章小结通过本次实验，我了解了工具Virtuso的使用，学会了画版图及仿真及在绘制版图过程中规则的定义。心 得本次课程设计我选择了4Bit超前进位加法器。相比于其他加法器，超前进位加法器最大优点在于减少了进位等待延迟，大大提高了运算的速度，因此在其他的运算器中得到了广泛应用。但是相比于同组人的加法器也复杂了许多。做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用，并且考试内容有限，所以在这次课程设计过程中，对整个数字芯片全定制设计流程有了一个总体的结识。学会了数字集成电路中MOS管参数的设计。我们更加明白了很多比如说寄生电容包含几部分，分别怎么计算，尚有寄生电容对芯片功耗和延时的影响及估算等课堂上学过又很模糊的东西。同时也纯熟掌握了cadance软件操作。印象最深的是版图设计当中碰到了非常多的困难，涉及院里的不熟悉，软件操作的不熟悉，由于自己粗心误删数据，仿真的失败，最初设计的不合规范，反震结果错误等等。通过老师与同学们热心的帮助以及自己重新的学习，终于还算是较为顺利的完毕了课设在设计过程中，经常会碰到这样那样的情况，但归根结底是理论知识不够扎实，缺少足够的耐心和一丝不苟的态度。通过这次课程设计，加强了我们动手、思考和解决问题的能力。也让我加深了对知识的理解与运用。最后谢谢老师和同学们无私的帮助！参考文献1 阎石数字电子技术基础北京：高等教育出版社，20235194-1962 曾庆贵集成电路版图设计 北京：机械工业出版社，2023，23 单片机自学网()74283中文资料2023，4. 附 录附录1 74283中文资料