基于FPGA的多总线可动态重构监测系统.pdf

仪 表 技 术 与 传 感 器Instrument Technique and Sensor2024 年第 3 期基金 项 目:山 西 省“1331 工 程”重 点 学 科 建 设 计 划 项 目(1331KSC)收稿日期:2023-07-14基于 FPGA 的多总线可动态重构监测系统全 贺1,王红亮1,厉智强2,王 浩1,王学斌11.中北大学,省部共建动态测试技术国家重点实验室;2.北京宇航系统工程研究所 摘要:针对传统多总线数据监测系统中存在的数据传输实时性不高、系统硬件占用资源多、系统可维修性低等问题,设计了以 FPGA 为核心,以多路 RS422、RS232、1553B 总线作为通讯接口,以信息识别、信息提取、数据融合、多总线动态重构、双冗余传输为主要功能模块,以信道速率动态调节的 RS422为数据传输路径,采用双冗余传输方式,依据 FPGA 标准化设计思路,提出了基于 FPGA 多总线动态重构监测系统设计方案。实验测试结果表明:在 20、60、-40 环境温度下,多总线动态重构时间均小于1 s,数据传输误码率远低于 0.02%,系统工作稳定,满足设计需求。关键词:FPGA;多总线;动态重构;数据融合;双冗余中图分类号:TP273 文献标识码:AMulti-bus Dynamic Reconfiguration Monitoring System Based on FPGAQUAN He1,WANG Hongliang1,LI Zhiqiang2,WANG Hao1,WANG Xuebin11.North University of China,State Key Laboratory of Dynamic Measurement Technology;2.Beijing Aerospace System Engineering Research InstituteAbstract:The traditional multi-bus data monitoring system has some problems,such as low real-time data transmission,high resource consumption and low maintainability.With FPGA as the core,multi-channel RS422,RS232,1553B bus was designed as the communication interface,information recognition,information extraction,data fusion,multi-bus dynamic reconstruction,double redundancy transmission as the main function module,RS422 with dynamic channel rate regulation as the data transmission path,using double redundancy transmission mode.According to the FPGA standardization design idea,the design scheme of multi-bus dynamic reconfiguration monitoring system based on FPGA was proposed.Experimental test results show that the multi-bus dy-namic reconstruction time is less than 1 s at 20,60 and-40,and the bit error rate of data transmission is much lower than 0.02%.The system works stably and meets the design requirements.Keywords:FPGA;multi-bus;dynamic reconstruction;data fusion;double redundancy0 引言目前世界上大约有 40 种现场总线1,在工业测试领域系统中多种总线并存2,不存在适用于所有测试领域的现场总线,各种现场总线都有自身的技术特点和适用范围。传统多总线监测系统将各信道数据融合再传输,不能保证监测数据实时性3;分时监测系统,各信道轮流传输,由于信道传输协议不同,导致系统程序繁杂,不能保证监测数据可靠性4。提高多总线数据监测系统的灵活性、可靠性,对于降低系统复杂度、提升系统的可维修性具有重大的意义。多总线数据监测系统不仅广泛应用于工业测试领域,而且在航空航天领域也具有举足轻重的作用。本文主要研究在复杂的环境中,实现多总线动态重构,保证各信道数据实时性,降低系统程序复杂度,并结合双冗余传输方式提升数据监测系统的可靠性、安全性。1 整体方案设计本文对信息识别、信息提取、数据融合、多总线动态重构、双冗余传输等技术提出了设计方案,介绍了系统各部分组成与关键技术,并对多总线动态重构监测系统的性能进行测试。主要由并行通讯层与可配置通讯层构成多总线动态重构监测系统。并行数据通讯层用于获取导航数据、状态数据、距离数据、目标数据;可配置通讯层用于 FPGA 动态重构、数据融合、动态传输融合数据、信道速率动态配置。与中间层通过双冗余 RS422总线接口实现融合数据向上级系统传输,通过通讯配置接口实现程序动态重构与信道速率动态配置。通过并行通讯层实现外部数据接收功能,可配置通讯层,根据当前加载程序功能通过可编程 I/O 接口对并66 第 3 期全贺等:基于 FPGA 的多总线可动态重构监测系统 行通讯层数据进行选择接收,FPGA 将来自并行通讯层的数据与本系统数据进行数据融合,再将融合后的数据通过双冗余数据传输接口,按照与上级系统约定的信道速率进行数据传输。系统整体方案如图 1 所示。图 1 系统整体方案2 硬件方案设计本文主要研究信息识别与提取、动态重构、双冗余传输技术,重点介绍1553B 总线接口、RS422 总线接口、配置电路、电源电路设计。2.1 1553B 总线接口设计1553B 总线是一种时分、指令响应型串行数据总线,由于其高可靠性和实时性,在航空航天领域得到广泛应用5。本系统选用 BU-61580 接口芯片,BU-61580 数据稳定、技术成熟、应用广泛,它实现了所有的MIL-STD-1553B 消息格式和双冗余模式代码。BU-61580 电路如图 2 所示。1553B 物理连接有直接耦合和变压器耦合,1553B总线通常工作在强电磁干扰、振动冲击大的恶劣环境中,这就需要总线能够进行故障隔离,提高数据传输的稳定性,因此采用变压器耦合方式6。变压器耦合电路如图 3 所示。图 2 BU-61580 电路 BU-61580 与 FPGA 通信和控制通过地址总线、数据总线、控制总线及状态总线 4 种总线实现7。BU-61580 接口电平 5 V,FPGA 接口电平3.3 V,为保证 BU-61580 与 FPGA 正常数据通讯,考虑接口电平匹配电路设计是十分必要的。SN74LVC4245 是双向电平转换芯片,既能解决电平转换问题,又能保证数据总线双向传输。2.2 RS422 总线接口设计本系统通过 RS422 接收导航数据、距离数据、命76 仪 表 技 术 与 传 感 器第 3 期图 3 变压器耦合电路令控制;通过 RS422 将融合编帧数据向上级系统传输。RS422 是全双工总线,可将接收数据与发送数据构成完整 RS422 传输接口,充分利用系统硬件资源。命令控制总线用于接收上级系统指令,保证系统指令的正确接收,采用 9 600 bps,停止位 1 bit,无校验格式进行指令接收。为了保证数据存储系统数据传输的可靠性,选用 AM26LV31E 和 AM26LV32E 作为 RS422接口芯片8,具备四路三态输出 BICOMS 差分线路驱动器,具有超低功耗、低成本、传播延时低等优点,最高开关切换速率可达 32 MHz。RS422 总线接口设计如图 4 所示。图 4 RS422 总线接口设计2.3 配置电路设计配置电路共由 2 部分 FLASH 存储单元组成,其中M25P16 是 SPI FLASH,容量 16 Mbit,最高通讯时钟75 MHz,用于存储 FPGA 动态重构代码;24LC02 是EEPROM,采用 I2C 总线通信方式,具有 2 Kbit 存储空间,用于存储上级系统控制信息以及本系统参数信息,当系统接收动态重构命令后,将参数数据进行保存,保证 FPGA 重构后可重新加载配置参数。配置电路设计如图 5 所示。图 5 配置电路设计2.4 电源电路设计系统供电网络图如图 6 所示,采用 12 V 输入供电,FPGA 电压需求 1.2 V 和 3.3 V,RS232 和 RS422接口芯片工作电压3.3 V,BU-61580 工作电压5 V,存储芯 片 M25P16 和 24LC02 工 作 电 压 3.3 V,SN74LVC424 工作电压 3.3 V 和 5 V,本系统选用MP1482 DC-DC 电源作为一级电源产生5 V 电压用于BU-61580 和 SN74LVC4245 使用,二级电源选用双路LDO TSP70345 产生 3.3 V 和 1.2 V 电源供系统使用。经计算,MP1482 最大输出功率为 10 W,TSP70345 最大输出功率为 5.7 W,能够可以满足系统设计需求。图 6 系统供电网络图86 第 3 期全贺等:基于 FPGA 的多总线可动态重构监测系统 3 软件方案设计多总线动态重构监测输系统软件逻辑如图 7 所示。软件逻辑按照其功能可分为时钟生成、数据接收、数据融合、双冗余传输、ICAP 动态重构、本地信息获取。时钟生成将 50 MHz 晶振时钟通过 PLL 分频或倍频产生时钟供其他部分使用;数据接收用于监测来自于并行通讯层数据,并对接收数据进行校验解析存储至双端口 RAM;数据融合将双端口 RAM 中数据与本地 RTC 数据和 EEPROM 数据进行融合编帧,并将其存储至2 个异步 FIFO 中;双冗余传输判断2 个异步FIFO 中存储数据容量是否满足传输需求,待满足需求按照与上级系统约定的信道传输速率,将信息通过双冗余 RS422 总线接口传输至上级系统;ICAP 动态重构,根据上级系统指令需求,动态读取存储在片外FLASH 中不同偏移地址的 bit 文件,实现 FPGA 动态重构的功能;本地信息包含本地 RTC 时钟和 EEPROM信息,其中 EEPROM 包括上级系统参数配置信息和本系统状态信息。图 7 系统软件框图3.1 动态重构逻辑设计FPGA 通过 ICAP 实现内部程序动态重构,FPGA动态重构分为动态全局重构和动态局部重构9,动态局部重构由于不同 bit 文件中存在不同的时序约束,采用动态局部重构存在系统运行不稳定的风险,本系统各部分功能 bit 文件较小,两种模式下程序加载重构时间基本一致,本系统采用动态全局重构技术,根据上级指令动态加载 bit 文件。ICAP 动态重构流程如下:步骤 1:系统上电后,FPGA 首先加载 Golden 镜像,检测系统各部分功能是否正常,包括 RS422 接口、1553B 接口、EEPROM 以及 SPI FLASH,并将自检结果反馈至上级系统;步骤 2:等待上级系统动态重构指令,并持续向上级系统反馈检测结果;步骤 3:接收到上级系统重构命令后,将指令参数存储至 EEPROM,根据指令加载 SPI FLASH 中对应偏移地址的 bit 文件,待程序加载完成后执行相应程序;步骤 4:系统正在运行时,当接收到上级系统重构命令后,执行步骤同步骤 3。3.2 双冗余传输逻辑设计采用双冗余传输技术可以保证系统数据传输的可靠性,RS422 总线采用双端收发的方式,具有强抗干扰能力和高通讯速率,将 RS422 总线与双冗余传输技术相结合,系统数据传输速率和可靠性同时得到保证。本系统采用 RS422 双冗余传输接口,实现向上级系统传输数据。本系统根据当前执行的程序,动态将状态信息、导航信息、距离信息或图像信息与本地信息进行数据融合编帧,将数据帧存储至 2 个异步FIFO,再根据与上级系统约定的信道传输速率分别将2 个 FIFO 中的重组数据通过 2 路 RS422 总线接口发送至上级系统,构成 RS422 双冗余数据传输总线。数据接收与传送流程如图 8 所示。4 系统测试与分析4.1 动态重构性能测试本系统根据指标要求动态重构时间小于 1 s,通过测量动态重构指令下发时间与重构完成后自检信息上传时间间隔,计算动态重构时间。测试记录结果如表 1 所示。96 仪 表 技 术 与 传 感 器第 3 期图 8 数据接收与传送流程图表 1 动态重构时间测试记录加载程序测试次数60 平均重构时间/ms-40 平均重构时间/ms20 平均重构时间/msGolden 镜像20203200201状态信息20389373380导航信息20412420432距离信息20575556564图像信息204864734784.2 双冗余信道速率测试根据技术指标要求 600 bps20 Mbps 信道速率速率,本系统选择 6 种标准波特率和 4 种非标准波特率进行测试,标准波特率选择 600、2 400、4 800、9 600、115 200、460 800 bps;非标准波特率选择 1、5、10、20 Mbps。测试方法借助中间层部件,通过测量融合数据帧结构数据长度到 CRC 校验传输时间,上位机反算双冗余信道传输速率。波特率 9 600 bps 速率测试结果如图 9 所示。图 9 9 600 bps 速率测试结果数据传输误码率与数据传输速率有着举足轻重的作用。多次测试在不同信道速率下数据的可靠性。测试结果如表 2 所示。5 结论目前,针对任务书需求实现的基于 FPGA 多总线动态重构监测系统,在高低温环境下分别对系统重构时间测试,在同一环境下经过多次试验测试获得各信道平均重构时间均小于 1 s,满足系统设计需求,降低了系统复杂度,提升了系统可维修性,降低了硬件系统表 2 误码率测试记录信道速率/bps总测试次数60 传输误码率/%20 传输误码率/%-40 传输误码率/%600100002 400100004 800100009 60010000115 20010000460 8001000011061000051061000010106100002010610000资源占用;双冗余信道传输速率经测试最大波特率可达 20 Mbps,满足系统设计需求,在双冗余信道动态波特率下,数据传输稳定,误码率为 0,满足系统可靠性需求。参考文献:1 刘文怡.军工现场总线技术发展趋势与展望J.计算机测量与控制,2018,26(7):1-7;20.2 赵征帆,丁传红.飞行器可用实时以太网技术J.计算机工程与设计,2019,40(10):2813-2821.3 邹孝付,李星仪.基于 FPGA 动态重构的多功能测试技术研究及应用验证J.现代制造工程,2019(3):102-107.4 廖张梦.面向嵌入式系统的实时传输与接口技术研究D.杭州:浙江大学,2021.5 李宪强,安军社,解彦.1553B 总线控制器编解码设计J.空间科学学报,2020,40(4):602-607.6 李世钰.基于 CPCI 接口的 1553B 通讯板卡设计和实现D.南京:南京理工大学,2021.7 马睿,张会新,杨慧,等.基于 BU-61580 总线控制器的接口及容错设计J.计算机测量与控制,2014,22(12):4163-4165.8 刘荷花,蔡江辉,王晓燕,等.基于 FPGA 的视频监测存储系统设计J.仪表技术与传感器,2022(4):64-68;100.9 王培培,滕达,张明瑞,等.多路高速协议接口动态可重构系统及实现方法:CN111274183AP.2020-06-12.作者简介:全贺(1996),硕士研究生,主要研究方向为测试系统集成。E-mail:1096670103 王红亮(1978),教授,博士,主要研究方向为测试系统集成、微纳器件与系统、超声换能器及系统、声表面波器件等。E-mail:wanghongliang 07