双端口存储器读写控制专利技术现状.pdf

-29-CHINA SCIENCE AND TECHNOLOGY INFORMATION Feb.2024中国科技信息 2024 年第 4 期专利分析相关技术概述随着计算机应用领域的不断扩大，计算机设备需要处理的信息的数量也越发的增大。与此同时，对于计算机中的存储设备的要求，无论是从工作速度，还是从其容量方面的要求，也都越来越高。此外，随着技术的发展，CPU、I/O 设备的数量也随之增多。如在多处理器系统中，不同的处理器之间如何对于数据实现共享和交换，这已经逐渐成为多处理系统的发展难题。而存储器同样存在多种类型，单端口存储器和双端口处理器是目前主流的存储器类型，单端口的处理器并没有办法为多处理器系统中的处理器同时提供读写控制。因此，多处理系统中，双端口存储器是实现其多个处理器之间数据的快速访存的重要工具之一。而鉴于此，如何提高存储设备的访存速度计算机系统中的发展瓶颈之一。当多个处理器同时对双端口存储器中的同一个访问地址同一个时刻进行读取和写入时，会出现双端口存储器的读写冲突现象。也即此时写入的数据会对于双端口存储器中原来的数据进行覆盖，而此时读取的数据并不是原来想要的数据，或者会对其原有的数据的丢失等问题。因此，如何解决双端口存储器的读写冲突问题，有着很大的实际意义。本文针对双端口存储器的读写控制技术在中文和外文专利文献数据库中进行了全面的检索。双端口存储器读写控制技术专利申请整体状况本文数据主要使用黑马系统检索，使用 CPC/IPC 分类号进行检索。通过使用多种分类号、全文频次进行精准去噪，最后再对获得的大量检索结果进行人工浏览和手工去噪。在初步检索结果的基础上，进一步通过人工筛选并合并获得各领域总的检索结果，外文数据检索的基本思路与中文数据检索的检索思路基本相同，最终共获得 97 篇相关专利。经过对读写冲突解决方案的检索，按照不同的读写冲突解决方案进行划分，其主要采取的手段可以分为两种。一是通过延时的方法，即为了两个端口读和写操作的正确性，对两个端口的时钟做出限制。当对同一地址进行读和写操作时会要求两个端口的时钟 clockA 和 clockB 的上升沿间隔一段时间 t 来避免读写冲突，从而保证两个端口的读写操作均正确。二是通过缓存的方法，即通过缓存有读写冲突的写操作来避免同步双端口存储器 IP 的两个端口出现同时对同一地址行业曲线开放度创新度生态度检索量持续度可替代度影响力行业关联度双端口存储器读写控制专利技术现状徐生芹 梁 岩徐生芹 梁 岩（等同第一作者）国家知识产权局专利局专利审查协作江苏中心中国科技信息 2024 年第 4 期CHINA SCIENCE AND TECHNOLOGY INFORMATION Feb.2024-30-专利分析进行读写操作的情形，从而避免从同步双端口存储器 IP 读出错误的数据。当然，除了主流的上述两种方法，还存在其他一些解决方法如设置地址标志位等方法将会在下面章节进行详细描述。专利申请趋势与分布（1）专利申请趋势为了研究读写冲突解决的专利技术发展情况，通过对检索到的 97 件专利申请按时间顺序进行统计，得出其申请量随时间的变化趋势。综合在全球、中国的专利申请趋势图，通过分析可以发现该技术早期以国外专利申请为主，随着时间的推进，申请量逐年上涨，在 2011 年达到最大值。而国内申请自 2008 年以后国内该领域专利申请爆发式增长，并推动该技术在全球范围内已经进入了快速增长的阶段，如图1 所示。（2）全球申请人分析全球范围内申请量排名较前的申请人分别是：赛普拉斯、三菱电机、华为、意法半导体、中国科学院空天信息创新研究院、高通、中国科学院国家空间科学中心、中国航空工业集团等。该项技术其解决的读写冲突问题已经非常具体，并且其技术也已经是非常细小的技术分支，因而相关专利较少，其涉及范围较广，因此，在全球范围内，并没有比较突出的申请人针对该项技术进行非常有体系的深入的研究。涉及存储器的公司如国外的一些半导体公司（赛普拉斯、意法、高通等）和国内的企业研究机构（如华为、中国科学院电子学研究所）等均有涉猎，且各个公司的申请量并不大，因此并未发现有针对该技术的重点申请人。技术演进脉络上面章节对于读写冲突问题的解决已经分为三个不同的分支，即通过延迟的方法、通过缓存的方式以及其他方式等。下面即将对不同的分支的技术方案进行详细的阐述。延迟技术的技术路线随着技术的发展，延迟的时钟周期逐渐缩短，本节将从以延迟时间为主线，详细阐述延迟技术的技术演进脉络。同时，在延迟技术的发展过程中，还存在一些相关的技术值得关注，因此，本节还将从延迟带来的问题的改进、延迟信号的产生以及延迟仲裁电路的实现等方面加以阐述。（1）延迟时间的缩短为了避免读写冲突，其延迟的时间也越来越短，从延迟多个时钟周期（如 CN101226767A 的三个周期），发展到延迟一个时钟周期（如 US20090129173A1），以及到后来的在一个周期内即可完成读写操作（如 CN106407037A和 CN110097902A），其技术也在不断地演进。（2）延迟的改进方案系统时钟延迟后，会引发后续的问题，针对不同的问题，有不同的解决方案，下面讲从时钟抖动、延迟优化等方面详细阐述。如 CN1741188A 避免一次冲突后的电平抖动造成的读、写地址多次调整，提高了系统的稳定性。CN112069768A 避免了由于读写时钟端口之间延迟偏差导致的恢复时间（recovery time）的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。（3）延迟信号的产生部分专利文献对于延迟信号的产生进行了阐述不同的方法，如 CN111240244A 和 US20100008168A1 介绍了两种不同的延时电路。（4）延迟仲裁电路CN111221754A公开了通过仲裁模块判断读写优先级，仲裁模块基于对存储模块的分区在两个端口同时对同一个分区进行读写操作时，按照分区属性进行仲裁，选通读操作或者写操作。US4627030A 公开了用于向竞争解决电路提供信号，以确定在同时请求的情况下哪个端口（A 或 B）获得优先权。US6711081B1 公开了用于刷新的争用电路，以便检测外部请求的访问和刷新操作之间的冲突。通过访问端口监视存储器访问请求以及刷新操作。US8060721B1 公开了在多个竞争的存储器访问请求之间进行仲裁，以选择主要的存储器访问请求并实现存储器访问控制。US7813213B1 公开了仲裁电路位于存储电路的子字线区域中，不需要特殊的时序（例如，延迟匹配）电路。缓冲技术的技术路线鉴于延迟的方法自身的缺陷，通过对端口信号采取缓存的办法来解决读写冲突问题的技术方案也有多种方案，本节重点阐述缓冲结构的不同类型的实现方式。对于双端口存储器，在缓存电路具体实现时，其对于每个端口都有一套单独的缓存器结构。然而，当使用该实现方式时，其电路结构复杂，信号的路径长速度慢。因而衍生出了一种两个端口共用缓存器结构的方案。基于此，将缓存结构的类型分为：一套缓存结构和两套缓存结构两大类。同时，对于每一种缓存结构，其可以根据缓存器结构的不同级联数图 1 全球及中国申请趋势图-31-CHINA SCIENCE AND TECHNOLOGY INFORMATION Feb.2024中国科技信息 2024 年第 4 期专利分析量，将之分解为一级缓存器结构和二级缓存器结构。以下将对该两个类型的四个小类进行详细的分析。（1）两套缓存结构二级缓存器结构即将端口信号采取两个级别的缓存器来实现信号的读取写入，一级缓存器结构即将端口信号采取一个级别的缓存器来实现信号的读取写入，从而解决读写冲突问题。其重点专利列举如下。二级缓存器结构：CN101770437A 公开了双端口存储器系统的结构，其包含：同步双端口存储器 IP、仲裁电路、读出控制电路、一级缓存器、二级缓存器，以及选择器。通过缓存有读写冲突的写操作来避免同步双端口存储器 IP 的两个端口出现同时对同一地址进行读写操作的情形，从而避免从同步双端口存储器 IP 读出错误的数据。一级缓存器结构：CN102004626A 公开了双口存储器包括读缓存单元、写缓存单元、读写选择单元和单口存储器，在单口存储器的基础上实现了双口存储器的功能，能够同时响应读请求和写请求。（2）一套缓存结构二级缓存器结构：CN103886916A 公开了编码存储系统包括：读写控制电路、存储器、编码电路、数据缓存器、级联的一级地址缓存器和二级地址缓存器、级联的一级写使能缓存器和二级写使能缓存器和控制电路。一级缓存器结构：US7333388B2 公开了一种存储单元阵列包括多个存储单元。高速缓冲存储器连接到第一和第二端口的数据和地址路径。在读取操作期间，从端口之一读取数据。如果数据位于缓存中，则数据由缓存提供。否则从存储单元读取数据。其他解决方法为了解决双端口 RAM 读写冲突的问题，除了延迟和缓冲的方式，现有技术中还存在较多其他方式的解决方案，如下。（1）配置准备标志US4975872A 公开了为每个地址参数设置“配置准备标志”，通过地址参数的“配置准备标志”来对 RAM 读写进行控制。然而该方案的实施过程中，需要为每个地址参数增加一个“配置准备标志”，需要增加复杂的“配置准备标志”的控制逻辑，因此该方案相关技术并不多。（2）轮流的方法读写冲突的产生是因为同一时刻对同一地址采取了读写两个操作，因此，为了解决读写冲突，可以通过改变同一时刻的方式，或是改变同一地址的方式对该问题进行解决。避免同一时刻的方式，如将读写的时钟修改为不同的时钟，如 CN115794720A 公开了基于 PCIE 总线的扩展双口RAM 通信装置，生成方波信号并传递至双口 RAM 通信两端的 CPU 和外部设备，约定 CPU 和外部设备各自在方波信号的正半周期和负半周期内进行对双口 RAM 的读写访问，避免双方同时对双口 RAM 中同一个地址单元读写产生的冲突。CN201725329U 公开了在写入数据时，利用外部奇次时钟周期先将一半数据送入，偶次时钟周期时将剩余一半数据送入并同时将所有数据写入 RAM 内。读取时类似，奇次时钟周期读出全部数据但仅送出一半，偶次时钟周期时剩余的也一起送出。避免同一地址的方式，如将双口存储器的地址分为两个不同的集合分别用于读和写，如 CN113254373A 公开了类双口存储器通过两个容量相同的第一单口存储单元和第二存储单元实现，将输入读地址和写地址通过拆分算法拆分为无交集的第一子地址集和第二子地址集，将第一子地址集、第二子地址集和读写使能信号分别映射至第一单口存储单元和第二单口存储单元的地址线及使能线上。CN103065670A 公开了一种双端口存储器，包括：第一单端口存储器，用于存储所述双端口存储器的偶数地址的数据；第二单端口存储器，用于存储所述双端口存储器的奇数地址的数据，其中，当对奇数地址进行读操作时，能够同时对偶数地址进行写操作；当对偶数地址进行读操作时，能够同时对奇数地址进行写操作。总结本文主要解决的技术问题是在双端口存储器中存在的读写冲突问题，前面章节以专利数据为基础，通过对其进行深入分析，解构其相关技术分支以及发展脉络，希望能够从多个角度在后续的产品研发过程中，能够为研发风险规避、研发路线优化、研发资源配置等基本问题提供决策支撑。为了解决读写冲突问题，现有技术中有多种解决方案：对于延迟技术，其主要可以从以下方面进行深入研究，如在延时时间的缩短方面，现有技术中已经从延时三个周期发展到在一个周期内完成读写操作。再进一步的技术方向，如可以进一步缩短延时时间，或是灵活调节延时时间等。对于延迟技术带来的问题，如造成的抖动、恢复时间的缩短、易受温度影响等方面，均可以对进一步改进其电路结构。对于延时脉冲的产生电路和仲裁电路，在现有技术中也存在很多相关技术，可以参考其他领域的该电路的结构对于双端口存储器中的该电路进行改进。对于缓存技术，其主要可以从以下方面进行深入研究，如现有的缓存结构的结构复杂度、速度、面积、功耗和可靠性等方面均可以针对某一个目标进行进一步升级。另外，在缓存时还可以选择乒乓缓存、可变容量的缓存等研究方向进行深化。另外，缓存结构中也存在仲裁电路，对于仲裁电路，可以对其仲裁的类型、依据、优先级以及仲裁速度等方面进行进一步研究。对于其他的技术方案而言，均非主流的解决方案。由于读写冲突的产生原因是同一时刻对于同一地点进行读写操作，因而，其中同一时刻、同一地点和同时读写三个基本要素缺一不可。因此，为了解决读写冲突问题，可以有三种解决方向，一是改变同一时刻，二是改变同一地点，三是改变同时读写。在改变同一时刻方面，可以对于时钟进行设置，如延迟时钟、设置奇偶时钟或其他的方法；而改变同一地点方面，可以对于地址进行设置使其读写地址并不相同；最后，对于同时读写的改进，也有不同的解决方案，如读写的先后顺序的设置，或是直接放弃该操作，或是其他的相应的操作等。经过本文的相关专利数据分析和技术发展态势的研究，提出上述改进建议，期望能够方便研发主体调整分析方向，节约研发资源，提高研发效率。