1、本题得分一、(10分)填空和选择填空(每空1分)1根据反演规则,若Y=,则 。2. 图1所示门电路均为TTL门,则电路输出P1=;P2=。 图13由TTL门组成的电路如图2所示,已知它们的输入短路电流为IS1.6mA,高电平输入漏电流IR40A。试问:当A=B=1时,G1的 灌 (拉,灌)电流为 3.2mA ;A=0时,G1的 拉 (拉,灌)电流为 160A 。图243位扭环形计数器的计数长度为 6 。5某EPROM有8条数据线,13条地址线,则存储容量为 64 kbit。6某512位串行输入串行输出右移寄存器,已知时钟频率为4MHZ,数据从输入端到达输出端被延迟 128 s。本题得分二、(6
2、分)F(A,B,C,D)=,用两片74LS138和最少的二输入与门实现F。图3解: 本题得分三、(6分) 已知图4中AD7524为8位D/A转换器,当D6=1,其它各位均为“0”时,UO= -1V。74LS90为2/5分频异步加法计数器,时钟CP的频率为10kHz。1. 74LS90构成几进制计数器;2. 计算|UO|的最大值及其频率;图4解:进制;本题得分四、(6分)根据下面二段Verilog HDL语言的描述,说明所描述电路的逻辑功能。 module test1 (a,b,s,y); input a,b;input s;output y;assign y = (s=0)? a : b; e
3、ndmodulemodule test2(clk,clr,out); input clk,clr;output3:0 out; reg3:0 out;always (posedge clk or negedge clr)beginif (!clr) out= 4h0;elsebeginout 1); out3= out0;endendendmodule解:test1:选数据选择器;test2:扭环型计数器。本题得分五、(14分) 电路如图5所示,时钟脉冲CP的频率为12kHz。(1) 画出74LS161构成电路的完整状态转换图;(2) 分析由触发器FF1、FF2构成的计数器,画出完整的状态转换
4、图、说明为几进制 计数器;(3) 指出Qd、Q2的频率和占空比。(4)CP频率不变,使Qd的频率降为现在的,应如何改变74LS161的接线?(不允许增加器件。) 图5解:1. 74LS161构成进制计数器,电路的状态转换表为:CPDCBA00000101102011131000411105111160000完整的状态转换图如图为:2.驱动方程: 状态方程: 状态转换表: 状态转换图:CP Q2 Q10 0 01 1 12 1 03 0 00 0 11 0 0 欲使的频率降为现在的,应使74LS161变为十二进制计数器。改变74LS161的连线,如图所示:十二进制计数器的状态转换表如表所示:CP
5、DCBA00000100102001130100401105011161000710108101191100101110111111120000本题得分六、(10分)由555定时器构成的电路如图6所示,设输出高电平为5V,输出低电平为0V;VD为理想二极管。试问:1当开关S断开时,两个555定时器各构成什么电路?计算输出信号uo1、uo2的频 率f1和f2。2当开关S闭合时,定性画出uo1、uo2的波形。3电容C2和C5的作用分别是什么? 图6解:多谐振荡器。当开关S闭合时,振荡器的工作状态受控于振荡器的输出。uo1为高电平,截止,振荡器工作,uo1为低电平,导通,振荡器停振,uo2输出高电平
6、。电容C2的作用是定时,C5的作用是滤波,滤除高频干扰。本题得分七、(10分)图7(a)中,1写出P的逻辑函数表达式。2在图7(b)中可外接必要的非门实现图7(a)所示电路(输入A、B、C、D, 输出P)。图7(a)图7(b)解:本题得分八、(8分)用ROM和两个D触发器设计能够进行加法计数和减法计数的二进制同步可逆计数器。当输入X=0时,进行加法计数;当X=1时,进行减法计数。输出Y为进位/借位信号。当计数器加法计数加到11,进位信号输出正脉冲,当计数器减法计数减到00,借位信号输出正脉冲。工作时序图如图8(a)所示,假设Q2Q1初始状态为00。1)完整填写表1中的内容。2)求状态方程和输出方程。3)在图8(b)中完成电路设计,不允许使用D触发器的端。(只需在图中连线,不允许增加其它的门电路)。图8(a) 表1 可逆计数器的真值表X Y图8(b)解:1X Y0 0 00 1 00 0 11 0 00 1 01 1 00 1 10 0 11 0 01 1 11 0 10 0 01 1 00 1 01 1 11 0 02 3 (注:专业文档是经验性极强的领域,无法思考和涵盖全面,素材和资料部分来自网络,供参考。可复制、编制,期待你的好评与关注)