EDA选择题含答案.doc

一、选择题：（20分）
1． 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__
A. CPLD是基于查找表结构的可编程逻辑器件
B. CPLD即是现场可编程逻辑器件的英文简称
C. 早期的CPLD是从FPGA的结构扩展而来
D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构
2． 基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________D
A．①②③④ B.②①④③ C．④③②① D．②④③①
3． IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________D
A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路
B．提供设计的最总产品——模型库
C．以可执行文件的形式提交用户，完成了综合的功能块
D．都不是
4． 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________B
A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计
B．原理图输入设计方法一般是一种自底向上的设计方法
C．原理图输入设计方法无法对电路进行功能描述
D．原理图输入设计方法不适合进行层次化设计

5． 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______D
A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
6． 对于信号和变量的说法，哪一个是不正确的：_________A
A．信号用于作为进程中局部数据存储单元
B．变量的赋值是立即完成的
C．信号在整个结构体内的任何地方都能适用
D．变量和信号的赋值符号不一样
7． 下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。A
A．状态位直接输出型编码
B．一位热码编码
C．顺序编码
D．格雷编码
8． VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D
A．IEEE库
B．VITAL库
C．STD库
D．WORK工作库
9． 下列4个VHDL标识符中正确的是：_______d
A．10#128#
B．16#E#E1
C．74HC124
D．X_16
10．下列语句中，不属于并行语句的是：_______B
A．进程语句
B．CASE语句
C．元件例化语句
D．WHEN…ELSE…语句

写出下列缩写的中文（或者英文）含义：
1. ASIC 专用集成电路
2. FPGA 现场可编程门阵列
3. IP 知识产权核（软件包）
4. JTAG 联合测试行动小组
HDL 硬件描述语言

1． 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：_______C______
A. 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试
B. 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试
C. 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试
D. 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试
2． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A________是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
C. 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一
D. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件
3． FPGA的可编程是主要基于什么结构：___A_______
A. 查找表（LUT） B. ROM可编程
C. PAL可编程 D. 与或阵列可编程
4． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为：___D_______
A. 胖IP B. 瘦IP
C. 硬IP D. 都不是
5． 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____
A. 面积优化方法，同时有速度优化效果
B. 速度优化方法，不会有面积优化效果
C. 面积优化方法，不会有速度优化效果
D. 速度优化方法，可能会有面积优化效果
6． 在VHDL语言中，下列对时钟边沿检测描述中，错误的是：____B_____
A. if clk'event and clk = '1' then
B. if clk'stable and not clk = '1' then
C. if rising_edge(clk) then
D. if not clk'stable and clk = '1' then
7． 状态机编码方式中，哪种编码速度较快而且输出没有毛刺？____C_____
A. 一位热码编码 B. 格雷码编码
C. 状态位直接输出型编码 D. 都不是
8． 不完整的IF语句，其综合结果可实现：____D_____
A. 三态控制电路 B. 条件相或的逻辑电路
C. 双向控制电路 D. 时序逻辑电路
9． 以下对于进程PROCESS的说法，正确的是：_____C___
A. 进程之间可以通过变量进行通信
B. 进程内部由一组并行语句来描述进程功能
C. 进程语句本身是并行语句
D. 一个进程可以同时描述多个时钟信号的同步时序逻辑
10．关于VHDL中的数字，请找出以下数字中数值最小的一个：_____C_____
A. 2#1111_1110# B. 8#276#
C. 10#170# D. 16#E#E1

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）
1．SOPC :可编程单片系统
2．PCB ：
3．RTL : 寄存器传输级
4．LPM 参数可设置模块库
5．CPLD
6．FSM 有限状态机（Finite State Machine）
JTAG指的是什么？大致有什么用途？

10． 下列是EDA技术应用时涉及的步骤：
A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合
请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
11． PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA 基于 ____A_____
CPLD 基于 ____B_____
12． 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：
一位热码 状态机编码方式 适合于 ____A____ 器件；
顺序编码 状态机编码方式 适合于 ____B____ 器件；
13． 下列优化方法中那两种是速度优化方法：____B__、__D__
A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化
14． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；
15． 嵌套的IF语句，其综合结果可实现___D___。
A. 条件相与的逻辑
B. 条件相或的逻辑
C. 条件相异或的逻辑
D. 三态控制电路
16． 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。D
A. idata <= “00001111”;
B. idata <= b”0000_1111”;
C. idata <= X”AB”;
D. idata <= B”21”;
17． 在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
18． 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___
A. ROM B. CPLD C. FPGA D.GAL
二、EDA名词解释，（10分）
写出下列缩写的中文（或者英文）含义：
5. ASIC 专用集成电路
6. FPGA 现场可编程门阵列
7. CPLD 复杂可编程逻辑器件
8. EDA 电子设计自动化
9. IP 知识产权核
10. SOC 单芯片系统
简要解释JTAG，指出JTAG的用途
JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。

19． 下列是EDA技术应用时涉及的步骤：
A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合
请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：
A → _________ → _________ → _________ → _________ → E
20． PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构：
请指出下列两种可编程逻辑基于的可编程结构：
FPGA 基于 ___________
CPLD 基于 ____________
21． 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。
对于A. FPGA B. CPLD 两类器件：
一位热码 状态机编码方式 适合于 _________ 器件；
顺序编码 状态机编码方式 适合于 _________ 器件；
22． 下列优化方法中那两种是速度优化方法：______________、______
A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化
单项选择题：
23． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
D. 综合是纯软件的转换过程，与器件硬件结构无关；

24． 不完整的IF语句，其综合结果可实现________。
A. 时序电路
B. 双向控制电路
C. 条件相或的逻辑电路
D. 三态控制电路
25． 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
A. idata <= "00001111";
B. idata <= b"0000_1111";
C. idata <= X"AB";
D. idata <= 16"01";
26． 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。
A. if clk'event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
27． 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_______
A. FPGA B. CPLD C. CPU D.GAL
三、EDA名词解释，（10分）
写出下列缩写的中文（或者英文）含义：
11. ASIC 专用集成电路
12. FPGA 现场可编程门阵列
13. LUT 查找表
14. EDA 电子设计自动化
15. IP 知识产权核
16. SOPC 片上可编程系统
简要解释JTAG，指出JTAG的用途
一、单项选择题：（20分）
28． 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：B
A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
29． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。C
A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C. 综合是纯软件的转换过程，与器件硬件结构无关；
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
30． CPLD的可编程是主要基于什么结构：。D
A .查找表（LUT）；
B. ROM可编程；
C. PAL可编程；
D. 与或阵列可编程；

IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。C
A. 硬IP；
B. 固IP；
C. 软IP；
D. 都不是；

31． 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。b
A. 面积优化方法，不会有速度优化效果
B. 速度优化方法，不会有面积优化效果
C. 面积优化方法，可能会有速度优化效果
D. 速度优化方法，可能会有面积优化效果
32． 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。D
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
33． 状态机编码方式中，其中_________占用触发器较多，但其实现比较适合FPGA的应用C
A. 状态位直接输出型编码
B. 顺序编码
C. 一位热码编码
D. 以上都不是
8． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速
度（即速度优化）；指出下列那种方法是速度优化_________。A
A. 流水线设计 B. 资源共享
C. 逻辑优化 D. 串行化
34． 不完整的IF语句，其综合结果可实现________。A
A. 时序电路
B. 双向控制电路
C. 条件相或的逻辑电路
D. 三态控制电路
10．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。D
A. idata <= “00001111”
B. idata <= b”0000_1111”;
C. idata <= X”AB”
D. idata <= 16”01”;
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）
17. SOC 单芯片系统
18. FPGA 现场可编程门阵列
19. LUT 查找表
20. EDA 电子设计自动化
21. Synthesis 综合

35． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。D
A .瘦IP B.固IP C.胖IP D.都不是

36． 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D
a) 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
b) 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
c) 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
d) 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。

37． 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
a) FPGA全称为复杂可编程逻辑器件；
b) FPGA是基于乘积项结构的可编程逻辑器件；
c) 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
d) 在Altera公司生产的器件中，MAX7000系列属FPGA结构。

38． 进程中的信号赋值语句，其信号更新是___C____。
a) 按顺序完成；
b) 比变量更快完成；
c) 在进程的最后完成；
都不对。
39． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。B
a) 器件外部特性；
b) 器件的内部功能；
c) 器件的综合约束；
d) 器件外部特性与内部功能。

40． 不完整的IF语句，其综合结果可实现________。A
A. 时序逻辑电路 B. 组合逻辑电路
C. 双向电路 D. 三态控制电路

41． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B
①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法
A. ①③⑤ B. ②③④
C. ②⑤⑥ D. ①④⑥

42． 下列标识符中，__________是不合法的标识符。B
A. State0 B. 9moon C. Not_Ack_0 D. signall

43． 关于VHDL中的数字，请找出以下数字中最大的一个：__________。A
a) 2#1111_1110#
b) 8#276#
c) 10#170#
d) 16#E#E1

10．下列EDA软件中，哪一个不具有逻辑综合功能：________。B
A. Max+Plus II
B. ModelSim
C. Quartus II
Synplify

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）
22. LPM 参数可定制宏模块库
23. RTL 寄存器传输级
24. UART 串口（通用异步收发器）
25. ISP 在系统编程
26. IEEE 电子电气工程师协会
27. ASIC 专用集成电路
28. LAB 逻辑阵列块

44． 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__CD_____。
A. CPLD是基于查找表结构的可编程逻辑器件；
B. CPLD即是现场可编程逻辑器件的英文简称；
C. 早期的CPLD是从GAL的结构扩展而来；
D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构；

45． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，______A___是正确的。
a) 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
b) 综合是纯软件的转换过程，与器件硬件结构无关；
c) 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
d) 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；

46． IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____D_____。
a) 提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
b) 提供设计的最总产品----模型库；
c) 以网表文件的形式提交用户，完成了综合的功能块；
d) 都不是。

47． 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→_____ __→综合→适配→__________→编程下载→硬件测试。D
①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定
A．③① B. ⑤② C.④⑤ D. ①②
48． 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___C___。
a) 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
b) 原理图输入设计方法一般是一种自底向上的设计方法；
c) 原理图输入设计方法无法对电路进行功能描述；
d) 原理图输入设计方法也可进行层次化设计。

49． 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是____C___。
a) PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
b) 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；
c) 进程由说明部分、结构体部分、和敏感信号三部分组成；
d) 当前进程中声明的变量不可用于其他进程。

50． 嵌套使用IF语句，其综合结果可实现____A____。
a) 带优先级且条件相与的逻辑电路；
b) 条件相或的逻辑电路；
c) 三态控制电路；
d) 双向控制电路。

51． 电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：____B_______。
A. 流水线设计 B. 串行化
C. 关键路径法 D. 寄存器配平

52． 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的_C_______。
a) idata := 32;
b) idata <= 16#A0#;
c) idata <= 16#7#E1;
d) idata := B#1010#;
10.下列EDA软件中，哪一不具有逻辑综合功能：____B____。
C. Max+Plus II
D. ModelSim
D. Quartus II
Synplify

、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）
29. SOPC
30. LUT
31. JTAG
32. GAL
33. EAB
34. IP
35. HDL