Flash型FPGA的编程及干扰抑制技术_曹正州.pdf

=DOI:1013290/jcnkibdtjs202307012624半导体技术第 48 卷第 7 期2023 年 7 月Flash 型 FPGA 的编程及干扰抑制技术曹正州，单悦尔，张艳飞(中国电子科技集团公司 第五十八研究所，江苏 无锡214072)摘要:为了降低 Flash 型现场可编程门阵列(FPGA)中的 Flash 开关单元在编程中受到编程干扰对阈值电压的影响，提高驱动能力的一致性，提出了高位宽编程技术与常用的选择管隔离技术相结合来抑制编程干扰的方法。通过高位宽编程技术降低编程过程中栅扰对同一行中 Flash 开关单元阈值电压的影响;通过选择管隔离技术降低编程过程中漏扰对同一列中 Flash 开关单元阈值电压的影响;采用 NMOS 晶体管作为隔离管实现自限制编程，对 Flash 开关单元的阈值电压进行精确控制。实验结果表明，参照系统等效门数为百万门级 Flash 型 FPGA 中的 Flash 开关阵列形式 2 912 bit480 WL20 Bank，按最差条件进行 479 次漏扰测试，Flash 开关单元受编程干扰后的阈值电压漂移约为 0 V;进行时长为 40 s 的栅扰测试，Flash 开关单元受编程干扰后阈值电压漂移约为 0.02 V。关键词:Flash 型现场可编程门阵列(FPGA);阈值电压;编程干扰;布局布线;高位宽编程;Sense-Switch 结构中图分类号:TP331.2文献标识码:A文章编号:1003353X(2023)07062408Programming and Disturb Inhibit Technology of Flash-Based FPGACao Zhengzhou，Shan Yueer，Zhang Yanfei(The 58thesearch Institute，CETC，Wuxi 214072，China)Abstract:In order to reduce the influence of programming disturb on the threshold voltage of Flashswitch unit in Flash-based field programmable gate array(FPGA)and improve the consistency of drivecapability，a method of high bit width programming combined with the common selective transistorisolation technology was proposed to suppress programming disturb The influence of gate disturbance onthe threshold voltage of Flash switch unit in the same line was reduced by high bit width programmingtechnology The influence of drain disturbance on the threshold voltage of Flash switch unit in the samecolumn was reduced by the selective transistor isolation technology NMOS transistors were used asisolation transistors to realize self-limiting programming，which precisely controlled the threshold voltageof Flash switch unit The experimental results show that according to 2 912 bit480 WL20 Bank ofFlash switch array in Flash-based FPGA with the equivalent number of millions of gates in the system，479 times drain disturbance tests were carried out under the worst condition，and the threshold voltagedrift of Flash switch unit is about 0 V after programming disturb The threshold voltage drift of Flashswitch unit is about 0.02 V after gate disturbance test for 40 sKeywords:Flash-based field programmable gate array(FPGA);threshold voltage;programmingdisturbance;place and route;high bit width programme;Sense-Switch structureEEACC:1265B曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=July2023Semiconductor Technology Vol48 No76250引言Flash 型现场可编程门阵列(FPGA)是基于Flash 开关单元组成的可编程布线开关矩阵，通过选择不同的信号通路来实现用户的逻辑功能1。由于 Flash 开关单元属于非易失性存储(NVM)2，电路掉电后信息不丢失，因此 Flash 型 FPGA 启动速度快，上电后电路快速进入工作状态，被广泛应用于航天航空中信号处理和控制领域。美国 Actel公司采用 n 沟道 Sense-Switch 结构的 Flash 开关单元开发了一系列 Flash 型 FPGA 产品，具有规模大、速度快的优点3。国内 Flash 型 FPGA 的研究起步较晚，目前主要采用 p 沟道 Sense-Switch 结构的Flash 开关单元进行 Flash 型 FPGA 的研究和设计47，该类型的 Flash 型 FPGA 具有抗辐射性能好的优点。但是相比使用 NMOS 晶体管作为可编程布线开关矩阵的静态随机存储器(SAM)型 FPGA 8，使用Flash 开关的 FPGA 设计难度显著增加。主要原因是SAM 型 FPGA 中的 NMOS 晶体管有稳定一致的阈值电压，在传递信号时有精确的延迟;而 Flash 型FPGA 中的 Flash 开关单元阈值电压受编程电压、时间及编程和读干扰等因素影响较大，可能导致阈值电压分布的一致性较差910，使其传递信号的延迟波动范围较大。这对于可编程逻辑器件来说是个巨大的挑战，不论是 SAM 型 FPGA 还是 Flash 型 FP-GA，稳定可靠的延迟参数是 FPGA 电子设计自动化(EDA)软件中布局布线的基础，是实现 FPGA 优越的可编程功能和性能的前提11。在对 Flash 开关单元阈值电压分布造成影响的主要因素中，编程干扰无意识中改变了非选中单元的阈值电压，且这一现象一直存在于浮栅型存储器件中。对于 Flash 存储器件，Flash 单元仅用于数据存储，Flash 存储单元擦除态和编程态的阈值电压相差较大，不会造成数据“0”和“1”的误读，因此轻微的编程干扰不会对电路的功能或性能造成影响;但是在 Flash 型 FPGA 中，Flash 单元用作传递信号的开关，编程干扰会对电路的性能产生不可忽略的影响，降低电路的最高工作频率，甚至会造成功能的失效。本文针对 Flash 型 FPGA 的特点，对 Flash 开关单元配置过程中产生编程干扰的机理进行分析，提出了将高位宽编程(high bit width programming，HBW-p)技术与常用的选择管隔离抑制技术相结合的抑制编程干扰的方法，减少了编程过程中对非选中Flash 开关单元的干扰现象，并且采用 NMOS 晶体管作为隔离管实现自限制编程，可以对 Flash 开关单元的阈值电压进行精确控制，保证了 Flash 型 FPGA 中Flash 开关单元延迟的精确性和一致性。1Flash 型 FPGA基本结构和原理Flash 型 FPGA 主 要 由 可 编 程 逻 辑 模 块(CLB)12、输 入 输 出 模 块(IOB)13、开 关 盒(SB)14 和锁相环(PLL)电路15 组成，如图 1 所示。根据 FPGA 的应用场景不同，其他的模块电路还可能包括数字信号处理(DSP)电路16、吉比特收发器(GTP)等17。P u l l-u pO ED OD IO B U FI B U FP u l l-d o w nI 1 OP a d输入输出模块F P G AI 0 I 1 I 2可编程逻辑模块可编程开关O 0O 3O 1O 2f r e fP F D C PL P FV C Of o u t1 81 41 2 1 21 2T S P CC M LD i f fD i f fI L F D锁相环共浮栅用户信号控制栅S e n s e-S w i t c h 结构开关开关盒T 0 T 1 T 2 T 3B 0 B 1 B 2 B 3L 3L 2L 1L 0R 3R 2R 1R 0图 1Flash 型 FPGA 结构Fig.1Structure of the Flash-based FPGAFlash 型 FPGA 主要通过开关盒实现不同路径的信号连接，进而实现不同的数字逻辑功能，图 1中的通用可编程开关盒可实现 4 个方向信号的互连。开关盒采用Sense-Switch结构的 Flash 开关18 实现，器件结构如图 2 所示，图中 STI 为浅沟槽隔离。器件采用共享浮栅结构，其中 Sense 管为编程管，通过控制栅、位线(BL 和 BLN)端口实现码流数据的擦除、编程和读取功能;Switch 管为开关管，用于实现信号的传输。由于浮栅共享，对于 p沟道的 Flash 开关器件，对 Sense 管擦除后，Switch管同样为擦除态，开关处于关闭状态;对 Sense 管编程后，Switch 管同样为编程态，开关处于导通状态。曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=626半导体技术第 48 卷第 7 期2023 年 7 月深n 阱信号线B LB L NSS控制栅(C G)共享浮栅(F G)DDS T IS T IS T IS w i t c h 管S e n s e 管p 型衬底图 2Sense-Switch 型 Flash 开关单元的器件结构Fig.2Device structure of the Sense-Switch Flash switch unit2编程干扰产生的机理分析Flash 型 FPGA 中的 Flash 开关单元以阵列的形式存在于芯片中，每行所有 Flash 开关单元的控制栅端连接在一起构成字线(WL)，每列所有 Flash 开关单元的漏端、源端分别连接在一起构成位线。当对 Flash 开关阵列中某一行写入数据时，同一行中所有 Flash 开关单元的控制栅端都会受到来自字线上编程高压的应力，同一列上所有 Flash 开关单元的漏端同样都会受到来自位线上编程高压的应力，并导致在某种操作电压的组合下，非编程位置 Flash 开关单元的阈值电压被无意识地改变，即发生编程干扰19，如图 3 所示。编程干扰本质上也是一个编程过程，只不过强度比较弱并且是不期望的编程。编程顺序编程干扰1编程干扰y-1编程干扰y-2C G(-1.5 V)C G(9.8 V)DF l a s h _ 1 0F l a s h _ 0 0F l a s h _ y 0C G(-1.5 V)B L N(-0.9 V)B L(-8.0 V)B L(0 V)F l a s h _ y 1B L N(-0.9 V)B L(0 V)B L N(-0.9 V)CF l a s h _ y xF l a s h _ 1 1F l a s h _ 1 xAEF l a s h _ 0 1F l a s h _ 0 xBT 1T 2图 3Flash 开关阵列中的编程干扰Fig.3Programming disturbance in the Flash switch array编程干扰的发生与阵列结构密切相关，根据受干扰 Flash 开关单元的节点位置，可以分为栅扰和漏扰20。图3 中 A 位置的 Flash 开关单元为需要编程导通的目标单元，编程时同一列上位置为 B 和 C的 Flash 开关单元漏端同样受到8.0 V 的高压应力，因此可能发生漏扰现象;同一行上位置为 D和 E 的 Flash 开关由于控制栅同样受到 9.8 V 的高压应力，因此可能发生栅扰现象。不同位置 Flash开关单元受到的编程干扰现象如表 1 所示。表 1不同位置 Flash 开关单元的编程干扰现象Tab.1Programming disturbance phenomenon of Flash switchunits at different locationsFlash 开关单元编程电压/VCGBL干扰现象A(选中单元)9.88.0编程对象B、C(同列)1.58.0漏扰D、E(同行)9.80栅扰不管是栅扰还是漏扰都会造成 Flash 开关单元阈值电压的漂移，漂移的程度与应力的大小和时间成正比关系。如图 3 中第 1 行 B 位置的 Flash 开关单元会受到后续所有需要编程 Flash 开关单元编程时的干扰，如果这一列中所有的 Flash 开关单元都进行编程，那么 B 位置的 Flash 开关单元一共会受到 y 1 次 编 程 干 扰，总 的 编 程 干 扰 时 间 为tPGMC(y 1)C(x 1)/N，其中 tPGM为每 bit 的编程时间，C 为编程次数，y 和 x 分别为 Flash 开关阵列的行数和列数，N 为每次同时编程的 bit 数。编程干扰发生的机制与 Flash 开关单元的器件类型密切相关，对于 p 沟道的 Flash 器件，主要包括沟道热空穴诱导热电子(CHHIHE)效应和Fowler-Nordheim(FN)效 应 两 种 机 制2122。CHHIHE 效应引起编程干扰的机制如图 4 所示，图中 EC和 EV分别为导带底能级和价带顶能级，HEI为热电子注入。CHHIHE 效应主要发生在已编程的Flash 开关单元上，由于浮栅中存在电子，在非选中行的控制栅端施加1.5 V 电压时，Flash 开关单元处于导通状态，p 沟道中存在电流。当空穴载流子在横向电场加速下获得足够的能量后，会在漏区的尖角处碰撞激发电子空穴对，少量的电子又在垂直电场作用下被俘获进入浮栅中(如图 3 中 B、C 位置的 Flash 单元)。而该编程干扰无法通过提高非选中行的控制栅端电压来解决，原因是控制栅端电压升高可能导致与编程选中行同样的带带隧道曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=July2023Semiconductor Technology Vol48 No7627诱导热电子(BBHE)效应的发生23。FN 效应主要发生在选中行上的非编程 Flash 开关单元，如图3 中 D、E 位置的 Flash 开关单元。由于 D、E 位置的 Flash 开关单元的控制栅端同样是 9.8 V 的编程高压，而漏端是 0 V，则在源漏之间会发生非常弱的 FN 效应，但在长时间栅漏间的高压应力下，对阈值电压的影响仍然较大。FN 效应引起编程干扰的阈值电压漂移实测结果如图 5 所示，图中 VTH为阈值电压漂移量，t 为栅扰时间，VCG为控制栅电压。G N D-1.5 VB-0.9 VAB A-8 Vp+p+C GF G空穴电子(a)F l a s h 开关单元剖面图(b)A-A 界面能带图(c)B-B 界面能带图ECEVECEVECEVECEVH E I3.2 e VC H H I H E6 e VF G漏区S i O2图 4CHHIHE 效应引起编程干扰的机制Fig.4Mechanism of programming disturbance caused byCHHIHE effect1 0-41 0-31 0-21 0-11 001 011 021 031 041 051.61.41.21.00.80.60.40.20 VT H/Vt/m s VT H 2 VT H 1VC G=1 2.8 VVC G=1 1.8 VVC G=1 0.8 VVC G=9.8 VVC G=8.8 VC GF G深n 阱DSF N隧穿方式干扰图 5FN 效应引起编程干扰的阈值电压漂移实测结果Fig.5Measuredresultsofthresholdvoltagedriftofprogramming disturbance caused by FN effect3编程及编程干扰抑制技术通过 Flash 型 FPGA 结构和工作原理可知，由于将 Flash 器件用作可编程器件中信号传递的开关，所以对 Flash 开关单元编程后阈值电压分布的一致性有较高的要求。这样才能提供精确的延迟参数，该参数是保证数字电路时序正常工作所需的建立时间和保持时间的基本参数，是布局布线和静态时序分析的基础24。因此根据 Flash 型 FPGA 的特点，在选择管隔离技术抑制漏扰的基础上，采用高位宽编程技术来抑制栅扰，从而保证 Flash 开关单元编程后阈值电压分布的精确和一致性。3.1高位宽编程技术影响编程干扰程度的主要因素，一是非选中单元控制栅、漏上的电压，二是受编程干扰的累加时间。通常编程时非选中单元控制栅、漏上的电压与同一行上选中单元的控制栅端电压、同一列上选中单元的漏端电压是一致的，为了保证 Flash 开关单元的编程效果和编程效率，编程电压一般在一个特定且精确的范围内。所以可以通过减少受编程干扰的累加时间来降低编程干扰对阈值电压分布的影响。对多 bit 数据同时编程是较好的解决方法，比如对整个 Flash 型 FPGA 芯片中同一行上所有的Flash 开关单元同时编程，可极大地降低编程时的栅扰。以系统等效门数为百万门级的 Flash 型FPGA 计算，每一行上 Flash 单元的个数为 2 912，即位宽为 2 912 bit，相比按字宽(32 bit)编程，采用高位宽同时编程的技术，非编程单元受到栅扰的时间减少了近 99%。这对 Flash 开关单元本身的编程电流、效率和编程高压电荷泵电路也提出了极高的要求。对于通过沟道热电子(CHE)方式进行编程的 Flash 单元，由于其编程电流约为 30 50 A/bit，电流大且效率低，因此不适合采用高位宽编程技术。对于以 BBHE 效应进行编程的Flash 开关单元，编程电流约为 1.0 1.5 A/bit，编程效率为 102103 25，对该类型 Flash 开关单元进行实测，编程电流及效率如图 6 所示，因此适合采用高位宽编程技术，图中 VCG、VSUB、VD分别是 Flash 控制栅、衬底和漏端的电压，ID为施加在漏端的编程高压形成的总电流，IG为通过隧穿效应流向浮栅的电流，编程效率等于 IG/ID。通过计算可知，2 912 bit 数据同时编程的最大电流约为曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=628半导体技术第 48 卷第 7 期2023 年 7 月4.5 mA，所以在设计编程高压电路时采用多个电荷泵并联工作的方式，使各个电荷泵之间的时钟信号相位相差 90，这样可以实现大驱动且低纹波的输出电压26，以满足编程的需求。1 0-41 0-51 0-61 0-71 0-81 0-91 0-1 01 0-1 11 0-1 2ID,IG/AVD/V-90-1-2-3-4-5-6-7-8 VC G=9.8 V,VS U B=-0.9 VIGID VD=-8.0 V效率:3.6%1.1 A0.0 0 4 A图 6BBHE 方式编程电流和效率实测结果Fig.6Measured results of current and efficiency of theBBHE programming通过高位宽编程技术(图 7)，每行的字线只打开一次，同时完成 2 912 bit 数据的编程，极大减少了控制栅、漏间的高压应力时间，减小了栅扰导致的阈值电压漂移。从图 5 可以看出，当控制栅端编程电压为 10.8 V 时，编程干扰时间从 10 ms降低到 0.1 ms，阈值电压的漂移从 0.3 V(VTH1)减小到 0.05 V(VTH2)。L V _ B u s=-8.0 V(漏区)L V _ B u s=-9.0 V(源区)F l a s h c e l l A r r a y(2 9 1 2 B L 4 8 0 WL)B LD r i v e r 2 9 1 1:0 B L 0 B L 7 B L 2 9 0 4 B L 2 9 1 1 WL 0 D 2 9 1 1 D 0 WL 4 7 9 WL 4 7 9:0 Wo r d L i n eP g mF r a m eD a t a2 9 1 2 b i t1 1 0 1 0 0 1 0 11 0 1 1 0 1 1 图 7高位宽编程技术Fig.7High bit width programming technology3.2选择管隔离技术选择管隔离技术(图 8)即在每个 Flash 开关单元的漏端增加一个选择管，同时增加通道选择电路，在对位于目标行、目标列的 Flash 开关单元进行编程操作时，编程选择电路控制编程位线与目标Flash 开关单元漏端之间的通路，避免编程位线电压作用在未选中的 Flash 开关单元上，从而抑制因此而产生的编程漏扰，避免编程过程带来的额外延迟。F l a s h开关单元字线通道信号输入 信号输出位线通道B L NB LC GS GT 2T 1T 0选择H VP 8P 9P 1 0B A N K _ BA D D RP G M _ BP G MA D D RB A N KN 1 5N 1 2N 1 3N 1 4L VE R A S ER E A D图 8选择管隔离技术Fig.8Selective transistor isolation technology图 8 中 T0 为选择管，可以采用 NMOS 管或PMOS 管实现27。选用 PMOS 管的优势在于其与Flash 开关单元都为 p 型器件，设计版图时可以共享源漏，所以可将芯片面积做到最小，但是 PMOS选择管的栅端(SG)需要施加一个比漏端编程电压更低的负压，导致 Flash 开关单元编程后的阈值电压受编程电压和编程时间影响较大，不利于对阈值电压的精确控制。本文采用 NMOS 管作为选择管，对于提供负电压的编程电流，NMOS 管是比PMOS 管更好的选择。换句话说，NMOS 管更适合用于形成负电压的电流源，理想情况下其具有高的内部阻抗，如图 9 中两种选择管的工作状态所示，PMOS 管的漏端为低阻抗，而 NMOS 管的漏端为高阻抗。如果编程需要的电流大于 NMOS 管能提供的电流，NMOS 管的漏源电压就会增加，图中 VSG为选择管栅端电压，VBL为位线电压。利用这一特性可实现自限制编程，当阈值电压达到理想值时，使用一个高电压为编程电压、低电压为读取电压的控制脉冲序列自动对内部位线 E 点进行放电，使 E点的电压(VE)升高而停止编程。随着编程的进行，阈值电压(VTH)向更正的值变化，CG 端的读电压会使编程管 T1 导通，则 E 点电压逐渐接近T1 的源端电压(VS)0.9 V，编程强度逐渐减弱。如果阈值电压达到可使内部位线 E 点放电的电压值，即使接下来编程脉冲继续，也不会进行进曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=July2023Semiconductor Technology Vol48 No7629一步的编程，阈值电压达到稳定，自限制编程的波形和特性如图 10 所示。(a)P M O S 管(b)N M O S 管VB L=-8.0 VVC G=9.8 V低阻抗VS=-0.9 VVS G=-1 0.0 VIDT 0T 1ET 2p 型S e n s e-S w i t c h F l a s hP M O S 管VB L=-8.0 VVC G=9.8 V高阻抗VS=-0.9 VVS G=-7.0 VIDT 0T 1ET 2p 型S e n s e-S w i t c h F l a s hN M O S 管图 9PMOS 和 NMOS 选择管的工作状态对比Fig.9Comparison of operating status of PMOS and NMOSselective transistorsVS GVS0 V-7.0 V-0.9 V0 V9.8 V3 VVC GVB L0 V-0.8 V0 VVD-0.8 V4.0 V-3.8 VVT H预充电0.1 s0.1 s0.2 s编程放电VT H自限制编程放缓图 10自限制编程的波形和特性Fig.10Waveformsandcharacteristicsofself-limitingprogramming4实验结果及分析采用 UF2000 型芯片探针测试机对 22 阵列的Flash 开关矩阵(图 11)进行测试，图中 A 为需要被编程的 Flash 单元，B 为用于测试栅扰的 Flash单元，C 为用于测试漏扰的 Flash 单元，D 为不需要被编程且不受编程干扰影响的 Flash 单元。图 11中标注了在编程操作下各自控制栅、源、漏的偏置电压。C G =9.8 V(编程),1.0 V或2.0 V或3.0 V(放电)S G =1 7.0 VC G =1 1.5 VS G =1 8.0 VB L =1 8.0 V B L N =1 0.9 VB L =0 V B L N =1 0.9 VS e l e c t e d c e l lABCD图 1122 阵列的 Flash 开关Fig.11Flash switch of the 22 array测试流程为:对矩阵中所有的 Flash 单元进行擦除操作;对图 11 中 A 点的 Flash 单元进行编程操作，测试其自限制的编程特性;对图 11中 B 点的 Flash 单元进行栅扰测试;对图 11 中 C点的 Flash 单元进行漏扰测试。首先对 A 点的 Flash 单元进行自限制编程测试，在选中行的控制栅端 CG 施加 9.8 V 的编程电压，放电时分别施加 3.0、2.0、1.0 V 的放电电压，编程后的阈值电压如图 12 所示，阈值电压达到设定值后将不再变化。VT H/VP r o g r a m m e c y c l e1 0 002 04 06 08 0543210-1-2-3-4-5VC G放电电压3.0 VVC G放电电压2.0 VVC G放电电压1.0 V图 12自限制编程后的阈值电压Fig.12Threshold voltages after self-limiting programming随后对选中行非编程的 B 点 Flash 单元进行栅扰测试，参照系统等效门数为百万门级 Flash 型FPGA 中的 Flash 开关阵列形式 2 912 bit480 WL20 Bank，并按最差条件进行测试。测试结果如图13 所示，如果按字位宽分步进行编程，每个 Bank中受到的栅扰时间约为 3 000 s，在控制栅电压为10.8 V 时，阈值电压从擦除后的初始阈值电压3.95 V漂移到3.78 V，漂移量为 0.17 V;而按高位宽进行编程时，每个 Bank 中受到的栅扰时间约为 40 s，擦除后的阈值电压漂移量仅为0.02 V。曹正州等:Flash 型 FPGA 的编程及干扰抑制技术=630半导体技术第 48 卷第 7 期2023 年 7 月G a t e d i s t u r b a n c e t i m e/s1 0 0 0 011 01 0 01 0 0 0-3.4 5-3.5 0-3.5 5-3.6 0-3.6 5-3.7 0-3.7 5-3.8 0-3.8 5-3.9 0-3.9 5-4.0 0VT H/VVC G=1 0.8 VVC G=9.8 VVC G=8.8 VH B W编程栅扰时间(4 0 s)字位宽编程栅扰时间(3 0 0 0 s)图 13栅扰引起的阈值电压漂移Fig.13Threshold voltage drift caused by gate disturbance最后对非选中行而位线高压相同的 C 点的Flash 单元进行漏扰测试，测试结果如图 14 所示，对于没有采用选择管隔离的 Flash 单元，当非选中行的控制栅电压分别为1.5 V 和 0 V 时，经过每个 Bank 中最多 479 次的漏扰后，擦除后的阈值电压从3.95 V 和3.95 V 分别漂移到1.9 V 和1.22 V，漂移量分别为 2.05 V 和 2.73V;而在同样测试条件下，采用选择管隔离的 Flash 单元擦除后的阈值电压漂移量约为 0 V。D r a i n d i s t u r b a n c e c y c l e02 0 04 0 01 0 0 00-0.5-1.0-1.5-2.0-2.5-3.0-3.5-4.0-4.5VT H/V无选择管 VC G=0 V无选择管 VC G=-1.5 V采用选择管6 0 08 0 0每个B a n k 最大漏扰次数(4 7 9)图 14漏扰引起的阈值电压漂移Fig.14Threshold voltage drift caused by drain disturbance5结论本文对基于 p 沟道 Sense-Switch 结构的 Flash型 FPGA 编程过程中的编程干扰进行了分析，提出了高位宽编程技术与常用的选择管隔离技术相结合的抑制编程干扰的方法。将该方法应用于系统等效门数为百万门级的 Flash 型 FPGA 中，对 Flash 开关阵列进行了 40 s 的栅扰测试和 479 次的漏扰测试，证明该方法可以有效抑制 Flash 型 FPGA 配置过程中的编程干扰;结合 NMOS 选择管实现的自限制编程方法，提高了 Flash 开关单元编程后阈值电压的精度和一致性，为 Flash 型 FPGA 中的布线开关提供精确的延迟参数。本文的研究从硬件设计角度对编程干扰进行抑制，突破了 Flash 型 FPGA 研制过程中的关键技术;接下来还会从 EDA 软件角度进行研究，通过布局布线优化同一位线上 Flash 开关单元的使用数量，以及将编程干扰后延迟的增量带入布局布线算法来解决编程干扰的问题。参考文献:1 ABUSULTAN M，KHATI S P Exploring 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