数字逻辑电路与专业系统设计习题答案.doc

第1章习题及解答
1.1 将下列二进制数转换为等值十进制数。
（1） （11011）2 （2） （10010111）2
（3） （1101101）2 （4） （11111111）2
（5） （0.1001）2 （6） （0.0111）2
（7） （11.001）2 （8） （101011.11001）2
题1.1 解：
（1） （11011）2 =（27）10 （2） （10010111）2 =（151）10
（3） （1101101）2 =（109）10 （4） （11111111）2 =（255）10
（5） （0.1001）2 =（0.5625）10 （6） （0.0111）2 =（0.4375）10
（7） （11.001）2 =（3.125）10 （8） （101011.11001）2 =（43.78125）10
1.3 将下列二进制数转换为等值十六进制数和八进制数。
（1） （1010111）2 （2） （）2
（3） （10110.011010）2 （4） （101100.110011）2
题1.3 解：
（1） （1010111）2 =（57）16 =（127）8
（2） （）2 =（19A）16 =（632）8
（3） （10110.111010）2 =（16.E8）16 =（26.72）8
（4） （101100.01100001）2 =（2C.61）16 =（54.302）8
1.5 将下列十进制数表示为8421BCD码。
（1） （43）10 （2） （95.12）10
（3） （67.58）10 （4） （932.1）10
题1.5 解：
（1） （43）10 =（01000011）8421BCD
（2） （95.12）10 =（10010101.00010010）8421BCD
（3） （67.58）10 =（01100111.01011000）8421BCD
（4） （932.1）10 =（.0001）8421BCD
1.7 将下列有符号十进制数表示成补码形式有符号二进制数。
（1） +13 （2）−9 （3）+3 （4）−8
题1.7解：
（1） +13 =（01101）2 （2）−9 =（10111）2
（3） +3 =（00011）2 （4）−8 =（11000）2
1.9 用真值表证实下列各式相等。
（1）
（2）
（3）
（4）
题1.9解：
（1） 证实

0
0
0
0
0
1
1
1
1
0
1
1
1
1
1
1
（2） 证实

0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
1
1
1
1
1
0
1
1
1
1
1
0
0
（3） 证实

0
0
0
1
1
0
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
0
0
0
0
1
0
1
0
0
1
1
0
1
1
1
1
1
0
0
（4） 证实

0
0
0
1
1
0
0
1
0
0
0
1
0
1
1
0
1
1
0
0
1
0
0
1
1
1
0
1
1
1
1
1
0
0
0
1
1
1
0
0
1.11 用逻辑代数公式将下列逻辑函数化成最简和或表示式。
（1）
（2）
（3）
（4）
（5）
（6）
题1.11解：
（1）
（2）
（3）
（4）
（5）
（6）或
1.13 用卡诺图将下列逻辑函数化成最简和或表示式。
（1） 且
（2） 且不能同时为0或同时为1
（3）
（4）
（5）
（6）
题1.13解：
（1） 且

（2） 且不能同时为0或同时为1

（3）

（4）

（5）
或
（6）

1.15将下列逻辑函数化简为或非—或非式。
（1）
（2）
（3）
（4）
题1.15解：
（1）
或
（2）

（3）

（4）

第2章习题及解答
2.1判定图P2.1所表示电路中各三极管工作状态，并求出基极和集电极电流及电压。

图P2.1
题2.1 解：
(a)三极管为放大状态；设有：

(b)三极管为饱和状态；

2.3试画出图P2.3中各门电路输出波形，输入A、B波形图中所表示。

图P2.3
题2.3 解：

2.5指出图P2.5中各TTL门电路输出为何状态（高电、低电平或高阻态）？

图P2.5
题2.5 解：
；；；；
为高阻；为高阻；；。
2.7在图P2.7各电路中，每个输入端应怎样连接，才能得到所表示输出逻辑表示式。

图P2.7
题2.7 解：

2.9 试写出图P2.9所表示CMOS电路输出逻辑表示式。

(a) (b)
图P2.9
题2.9 解：
；
2.11试写出图P2.11中各NMOS门电路输出逻辑表示式。

图P2.11
题2.11 解：
⊙ ； ；
2.13试说明下列多种门电路中哪些能够将输出端并联使用(输入端状态不一定相同)。
(1)含有推拉式输出级TTL电路；
(2)TTL电路0C门；
(3)TTL电路三态输出门；
(4)一般CMOS门；
(5)漏极开路输出CMOS门；
(6)CMOS电路三态输出门。
题2.13 解：
(1)、（4）不能够；（2）、（3）、（5）、（6）能够。
第3章习题及解答
3.1分析图P3.1所表示电路逻辑功效，写出输出逻辑表示式，列出真值表，说明电路完成何种逻辑功效。

图P3.1
题3.1 解：依据题意可写出输出逻辑表示式，并列写真值表为：
A
B
F
0
0
1
0
1
0
1
0
0
1
1
1

该电路完成同或功效

3.2 分析图P3.3所表示电路逻辑功效，写出输出和逻辑表示式，列出真值表，说明电路完成什么逻辑功效。

图P3.3
题3.3 解：依据题意可写出输出逻辑表示式为：

列写真值表为：
A
B
C
F1
F2
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
该电路组成了一个全加器。
3.5 写出图P3.5所表示电路逻辑函数表示式，其中以S3、S2、S1、S0作为控制信号，A，B作为数据输入，列表说明输出Y在S3～S0作用下和A、B关系。

图P3.5
题3.5 解：由逻辑图可写出Y逻辑表示式为：

图中S3、S2、S1、S0作为控制信号，用以选通待传送数据A、B，两类信号作用不一样，分析中应区分开来，不然得不出正确结果。因为S3、S2、S1、S0共有16种取值组合，所以输出Y和A、B之间应有16种函数关系。列表以下：

3.7 设计一个含三台设备工作故障显示器。要求以下：三台设备全部正常工作时，绿灯亮；仅一台设备发生故障时，黄灯亮；两台或两台以上设备同时发生故障时，红灯亮。
题3.7 解：设三台设备为A、B、C，正常工作时为1，出现故障时为0；
F1为绿灯、F2为黄灯、F3为红灯，灯亮为1，灯灭为0。
依据题意可列写真值表为：
A
B
C
F1
F2
F3
0
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
1
0
1
0
1
0
0
0
0
1
1
0
1
0
1
0
1
1
0
0
1
0
1
1
1
1
0
0
求得F1、F2、F3逻辑表示式分别为：

依据逻辑表示式可画出电路图（图略）。
3.9 设计一个组合逻辑电路，该电路有三个输入信号ABC，三个输出信号XYZ,输入和输出信号均代表一个三位二进制数。电路完成以下功效：
当输入信号数值为0，1，2，3时，输出是一个比输入大1数值；
当输入信号数值为4，5，6，7时，输出是一个比输入小1数值。
题3.9 解：依据题意可列写真值表为：
A
B
C
X
Y
Z
0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
1
0
0
0
1
1
1
0
1
1
0
0
1
1
0
1
0
1
1
1
1
1
1
0
写出逻辑表示式为：

依据逻辑表示式可画出电路图（图略）。
3.11 试用和非门设计一个组合电路，该电路输入X及输出Y均为三位二进制数，要求：当0≤X≤3时，Y=X；
当4≤X≤6时，Y=X+1，且X≯6。
题3.11 解：因为X和Y均为三位二进制数，所以设X为， Y为，其中和为高位。依据题意能够列写真值表以下：

0
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
1
1
1
0
0
1
0
1
1
0
1
1
1
0
1
1
0
1
1
1
1
1
1
X
X
X
化简后得到分别为

因为要用和非门电路实现，所以将写成和非—和非式：

依据逻辑表示式可画出电路图（图略）。
3.13 设A和B分别为一个2位二进制数，试用门电路设计一个能够实现Y=A×B算术运算电路。
题3.13 解：依据题意设A=a1a0;B=b1b0;Y=y3y2y1y0,列出真值表为

a1
a0
b1
b0
y3
y2
y1
y0
a1
a0
b1
b0
y3
y2
y1
y0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
0
1
0
0
0
0
1
1
0
0
0
0
1
0
1
1
0
1
1
0
0
1
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
0
0
1
1
1
0
1
0
0
1
1
0
1
1
0
0
0
1
0
1
1
1
0
0
1
1
0
0
1
1
1
0
0
1
1
1
1
1
1
1
0
0
1
分别求出y3,y2,y1,y0表示式为：

依据逻辑表示式可画出电路图（图略）。
3.15 判定逻辑函数，当输入变量按改变时，是否存在静态功效冒险。
题3.15 解：
画出逻辑函数卡诺图图所表示：

（1）能够看出当输入变量从0110改变到1100时会经历两条路径，即
和，因为改变前、后稳态输出相同，全部为1，而且对应中间状态输出也为1，故此改变不存在静态功效冒险。
（2）同理从1111到1010经历两条路径存在1冒险；而不存在静态功效冒险。
（3）从0011到0110经历两条路径和，全部会产生0冒险。

第4章习题及解答
4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为，优先级最高，优先级最低，输入信号低电平有效。输出为，反码输出。电路要求加一G输出端，以指示最低优先级信号输入有效。
题4.1 解：依据题意，可列出真值表，求表示式，画出电路图。其真值表、表示式和电路图图题解4.1所表示。由真值表可知。

4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号图4.16（a）所表示。
题4.3 解：5线—32线译码器电路图题解4.3所表示。

4.5写出图P4.5所表示电路输出和最简逻辑表示式。译码器74138功效表如表4.6所表示。

题4.5解：由题图可得：

4.7 试用一片4线—16线译码器74154和和非门设计能将8421BCD码转换为格雷码代码转换器。译码器74154逻辑符号图4.17所表示。
解：设4位二进制码为，4位格雷码为。依据两码之间关系可得：

则将译码器74154使能端均接低电平，码输入端从高位到低位分别接，根
据上述表示式，在译码器后加3个8输入端和非门，可得可直接输出。（图
略）
4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号图4.37（a）所表示。
⑴
⑵
⑶
⑷
⑸
题4.9解：如将按高低位次序分别连接到数据选择器74151地址码输入端，将数据选择器输出作为函数值。则对各题，数据选择器数据输入端信号分别为：（注意，数据选择器选通控制端必需接有效电平，图略）
⑴
⑵
⑶
⑷
⑸
4.11图P4.11为4线-2线优先编码器逻辑符号，其功效见图4.3（a）真值表。试用两个4线-2线优先编码器、两个2选1数据选择器和一个非门和一个和门，设计一个带无信号编码输入标志8线-3线优先编码器。

题4.11解：由图4.3（a）真值表可见，当编码器无信号输入时，，所以能够利用状态来判定扩展电路中哪一个芯片有编码信号输入。所设计电路图题解4.11所表示，由电路可见，当高位编码器（2）时，表示高位编码器（2）有编码信号输入，故选通数据选择器0通道，将高位编码器（2）码送到端；当高位编码器（2）时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）码送到端（当无编码信号输入输入时，）。编码器输出最高位码，由高位编码器（2）信号取反取得。由电路可见，表示无编码信号输入。

4.13 试用一片3线—8线译码器74138和两个和非门实现一位全加器。译码器74138功效表如表4.6所表示。
题4.13解：全加器输出逻辑表示式为：

式中，为两本位加数，为低位向本位进位，为本位和， 为本位向高位进位。依据表示式，所设计电路图题解4.13所表示。

4.15 写出图P4.15所表示电路输出最小项之和表示式。

题4.15解：
＝

4.17 试完善图4.47所表示电路设计，使电路输出为带符号二进制原码。
题4.17解：因为加减器输入均为二进制正数，所以，当电路作加法时，输出一定为正，这时图4.47中表示进位。当初，电路作减法运算，电路实现功效。由例4.15分析可知，当初，，电路输出即为原码；当初，，应将电路输出取码，使其成为原码。设电路符号位为，进位位为，可写出和表示式为，。当初，须对取码。所设计电路图题解4.17所表示。

*4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD码减法器，要求电路输出为带符号二进制原码。7483逻辑符号图4.46(b)所表示。（提醒：BCD码减法和二进制减法类似，也是用补码相加方法实现，但这里补码应是10补，而不是2补。求补电路可用门电路实现）
题4.19解：（解题思绪）首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器（见例4.16）。因为用加法器实现减法运算，须对输入减数取10补，另外，还须依据BCD码加法器进位信号状态来决定是否对BCD码加法器输出信号进行取补。所设计电路框图题解4.19所表示。图中，A为被减数，B为减数，Y为差原码，G为符号位。com10s为求10补码电路，该电路可依据10补码定义，经过列真值表，求逻辑表示式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例4.16结果，也可自行设计。selcom10s为判定求补电路，当bcdsum输出进位信号C为1时，表示结果为正，；当C为0时，表示结果为负，Y应是S10 补码，利用com10s电路和数据选择器，很轻易完成该电路设计。（电路详解略）

4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138组成一个3位并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不一样时输出为1。数据选择器74HC4539功效表见图4.34(b)所表示，译码器74138功效表如表4.6所表示。
题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，图4.36所表示。8选1数据选择器和3线-8线译码器74138组成并行数码比较器图题解4.23所表示。图中，和为两个需比较二进制数，A 被加到数据选择器地址输入端，B被加到译码器输入端，轻易看出，当初，数据选择器输出；当初，。

4.25 试用一片4位数值比较器74HC85组成一个数值范围指示器，其输入变量ABCD为8421BCD码，用以表示一位十进制数X。当X5时，该指示器输出为1。不然输出为0。74HC85功效表如表4.15所表示。
题4.25解：该题最简单解法是利用4位数值比较器74HC85将输入8421BCD码和4比较，电路图图题解4.25所表示。

4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较数值比较器，使该比较器输出满足下列真值表要求(设3个二进制分别为：,,。74HC85功效表如表4.15所表示。

题4.27解：首先用3个数值比较器74HC85分别完成和、和、和之间比较，比较结果有3组，分别是，，；，，；，，。利用这3组结果，依据题目要求，加8个门电路，可完成电路设计。电路图图题解4.27所表示。

4.29 试用两片74HC382ALU芯片连成8位减法器电路。74HC382逻辑符号和功效表图4.65所表示。
题4.29解：两片74HC382ALU芯片连成8位减法器电路图题解4.29所表示。图中ALU（1）为低位芯片，ALU（2）为高位芯片，要实现减法运算，选择码必需为001，低位芯片CN输入必需为0。

习题
5.1 请依据图P5.1所表示状态表画出对应状态图，其中X为外部输入信号，Z为外部输出信号，A、B、C、D是时序电路四种状态。

图P5.1 图P5.2
题5.1 解：

图 题解5.1
5.3 在图5.4所表示RS锁存器中，已知S和R端波形图P5.3所表示，试画出Q和对应输出波形。

图P5.3
题5.3 解：

图 题解5.3
5.5 在图5.10所表示门控D锁存器中，已知C和D端波形图P5.5所表示，试画出Q和对应输出波形。

图P5.5
题5.5 解：

图 题解5.5
5.7 已知主从RS触发器逻辑符号和CLK、S、R端波形图P5.7所表示，试画出Q端对应波形（设触发器初始状态为0）。

图P5.7
题5.7 解：

图 题解5.7
5.9 图P5.9为由两个门控RS锁存器组成某种主从结构触发器，试分析该触发器逻辑功效，要求：
（1）列出特征表；
（2）写出特征方程；
（3）画出状态转换图；
（4）画出状态转换图。

图 题解5.9
题5.9 解：
（1）特征表为：
CLK
X Y
Qn
Qn+1
×

 × ×
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
×
0
1
0
1
0
1
0
1
Qn
0
1
0
0
1
1
1
0
（2） 特征方程为：

（3） 状态转换图为：

图 题解5.9（3）
（4）该电路是一个下降边缘有效主从JK触发器。
5.11 在图P5.11（a）中，FF1和FF2均为负边缘型触发器，试依据P5.11（b）所表示CLK和X信号波形，画出Q1、Q2波形（设FF1、FF2初始状态均为0）。

图P5.11
题5.11 解：

图 题解5.11
5.13 试画出图P5.13所表示电路在连续三个CLK信号作用下Q1及Q2端输出波形（设各触发器初始状态均为0）。

图P5.13
题5.13 解：

图 题解5.13
5.15 试用边缘D触发器组成边缘T触发器。
题5.15 解：
D触发器特征方程为：
T触发器特征方程为：
所以，
5.17请分析图P5.17所表示电路，要求：
（1）写出各触发器驱动方程和输出方程；
（2）写出各触发器状态方程；
（3）列出状态表；
（4）画出状态转换图。

图P5.17
题5.17 解：
（1） 驱动方程为：
；
；
输出方程为：
（2） 各触发器状态方程分别为：
；
（3） 状态表为：
X Q1n Q0n
Q1n+1 Q0n+1
Z
0 0 0
0 0
0
0 0 1
0 0
0
0 1 0
0 0
0
0 1 1
0 0
0
1 0 0
0 1
0
1 0 1
1 0
0
1 1 0
1 0
1
1 1 1
1 0
1
（4）状态转换图为：

图 题解5.17（4）
5.19请分析图P5.19所表示电路，要求：
（1）写出各触发器驱动方程；
（2）写出各触发器状态方程；
（3）列出状态表；
（4）画出状态转换图(要求画成Q3Q2Q1→)。

图P5.19
题5.19 解：
（1） 驱动方程为：
；
；
；
（2） 各触发器状态方程分别为：
；
；
；
（3） 状态表为：
Q3n Q2n Q1n
Q3n+1 Q2n+1 Q1n+1
0 0 0
0 0 1
0 0 1
0 1 0
0 1 0
0 1 1
0 1 1
1 0 0
1 0 0
1 0 1
1 0 1
0 0 0
1 1 0
1 1 1
1 1 1
0 0 0
（4）状态转换图为：

图 题解5.19（4）
5.21下图是某时序电路状态图，该电路是由两个D触发器FF1和FF0组成，试求出这两个触发器输入信号D1和D0表示式。图中A为输入变量。

图P5.21
题5.21 解：

图 题解5.21
所以，这两个触发器输入信号D1和D0表示式分别为：

5.23 试用JK触发器和少许门设计一个模6可逆同时计数器。计数器受X输入信号控制，当X=0时，计数器做加法计数；当X=1时，计数器做减法计数。
题5.23 解：
由题意可得以下状态图和状态表：

分离、、卡诺图，得

所以，

电路能自开启。（图略）
注：答案不唯一
第6章题解：
6.1 试用4个带异步清零和置数输入端负边缘触发型JK触发器和门电路设计一个异步余3BCD码计数器。
题6.1 解：余3BCD码计数器计数规则为：0011→0100→…→1100→0011→…，因为采取异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计电路图题解6.1所表示。

6.3 试用D触发器和门电路设计一个同时4位格雷码计数器。
题6.3 解：依据格雷码计数规则，计数器状态方程和驱动方程为:

按方程画出电路图即可，图略。
6.5 试用4位同时二进制计数器74163实现十二进制计数器。74163功效表如表6.4所表示。
题 6.5 解：可采取同时清零法实现。电路图题解6.5所表示。

6.7 试用4位同时二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD码十进制计数器，M=1时电路为5421BCD码十进制计数器，5421BCD码计数器状态图以下图P6.7所表示。74163功效表如表6.4所表示。

题6.7 解：实现8421BCD码计数器，可采取同时清零法；5421BCD码计数器可采取置数法实现，分析5421BCD码计数规则可知，当初需置数，应置入数为：。加入控制信号M，即可完成电路设计。电路图题解6.7所表示。

6.9 试用同时十进制计数器74160和必需门电路设计一个365进制计数器。要求 各位之间为十进制关系。74160功效表如表6.6所表示。
题6.9 解：用3片74160组成3位十进制计数器，经过反馈置数法，完成365进制计数器设计。电路图题解6.9所表示。

6.11 图P6.11所表示电路是用二—十进制优先编码器74147和同时十进制计数器74160组成可控制分频器。已知CLK端输入脉冲频率为10KHz，试说明当输入控制信号A，B，C，D，E，F，G，H，I分别为低电平时，Y端输出脉冲频率各为多少。优先编码器74147功效表如表4.4所表示，74160功效表如表6.6所表示。

题6.11 解: 当初，74160组成模9计数器，端输出频率为KHz；
当初，74160组成模8计数器，端输出频率为KHz；
当初，74160组成模7计数器，端输出频率为KHz；
当初，74160组成模6计数器，端输出频率为KHz；
当初，74160组成模5计数器，端输出频率为KHz；
当初，74160组成模4计数器，端输出频率为KHz；
当初，74160组成模3计数器，端输出频率为KHz；
当初，74160组成模2计数器，端输出频率为KHz；
当初，74160循环置9，端输出频率为0Hz；

6.13 试用D触发器、和非门和一个2线—4线译码器设计一个4位多功效移位寄存器，移位寄存器功效表图P6.13所表示。

题6.13 解: 以i单元示意(左侧为i-1单元，右侧为i+1单元)，示意图图题解6.13所表示。

6.15 参考串行累加器示意图（见图6.40），试用4片移位寄存器79194、一个全加器和一个D触发器设计一个8位累加器，说明累加器工作过程，画出逻辑图。移位寄存器79194功效表如表6.10所表示。
题6.15 解: 8位串行累加器电路图题解6.15所表示。累加器工作过程为：首先经过清零信号使累加器清零，然后使，电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（），在连续8个CLK脉冲作用后，输入寄存器中数据将传输到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器数据将是前两组数据之和。以此往复，实现累加功效。

6.17 试用移位寄存器79194和少许门设计一个能产生序列信号为00001101移存型序列信号发生器。移位寄存器79194功效表如表6.10所表示。
题6.17 解:
（1）电路按下列状态变换()：
0000→0001→0011→0110→1101→1010→0100→1000→0000
（2）使74194工作在左移状态(SA＝1，SB＝0)
若考虑自开启， （结果不唯一），电路图图题解6.17所表示。

6.19 试分析图P6.19所表示电路，画出完整状态转换图，说明这是几进制计数器，能否自开启？移位寄存器79194功效表如表6.10所表示。
题6.19 解: 状态转换图图题解6.19所表示。可见，这是一个能自开启模7计数器。

习题
7.1 若某存放器容量为1M×4位，则该存放器地址线、数据线各有多少条？
题7.1 解：
该存放器地址线有10条，数据线有2条。
7.3 某计算机内存放器有32位地址线、32位并行数据输入、输出线，求该计算机内存最大容量是多少？
题7.3 解：
该计算机内存最大容量是232×32位。
7.5 已知ROM数据表如表P7.5所表示，若将地址输入A3、A2、A1和A0作为3个输入逻辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出和输入间逻辑函数式。
表P7.5

题7.5 解：

7.7 请用容量为1K×4位Intel2114芯片组成4K×4位RAM，要求画出电路图。
题7.7 解：

图 题解7.7
7.9 已知4输入4输出可编程逻辑阵列器件逻辑图图P7.9所表示，请写出其逻辑函数输出表示式。

图P7.9
题7.9 解：

7.11 假设GAL器件结构控制字取值分别为：，，，，请画出OLMC(n)等效电路图。
题7.11 解：
当GAL器件结构控制字取值分别为：，，，时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路图题解7.11所表示。

图 题解7.11
7.13 请问CPLD基础结构包含哪几部分？各部分功效是什么？
题7.13 解：
CPLD产品种类和型号繁多，即使它们具体结构形式各不相同，但基础结构全部由若干个可编程逻辑模块、输入/输出模块和部分可编程内部连线阵列组成。如Lattice企业生产在系统可编程器件ispLSI1032，关键由全局布线区（GRP）、通用逻辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN）组成。
全局布线区GRP在器件中心，它将通用逻辑块GLB输出信号或I/O单元输入信号连接到GLB输入端。通用逻辑块GLB在全局布线区GRP四面，每个GLB相当于一个GAL器件。输入/输出单元IOC在器件最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间可编程互连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。
7.15 若用XC4000系列FPGA器件实现4线-16线译码器，请问最少需占用多个CLB?
题7.15 解：
最少需占用8个CLB。
第一个CLB能够完成任意两个独立4变量逻辑函数或任意一个5变量逻辑函数，产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLBG、F组合逻辑函数发生器输入端均共用译码器4个输入变量，而每个CLB则分别完成译码器16个输出变量中2个输出。具体实现图题解7.15。

图 题解7.15

第8章习题及解答
8.1 在图8.3（a）用5G555定时器接成施密特触发电路中，试问：
（1）当初，而且没有外接控制电压时，、和各为多少伏？
（2）当初，控制电压时，、和各为多少伏？
题8.1 解：⑴ ， ， ；
⑵ ， ，。
8.3 图P8.3（a）为由5G555组成单稳态触发电路，若已知输入信号波形图P8.3（b）所表示，电路在t=0时刻处于稳态。
（1）依据输入信号波形图定性画出和输出电压对应波形。
（2）如在5G555定时器5脚和1脚间并接一只10K电阻，试说明输出波形会发生怎样改变？

（a） （b）
图 P8.3
题8.3 解：（1）对应波形图题解8.3（a）所表示。

图 题解8.3（a）
（2）如在5G555定时器5脚和1脚间并接一只10K电阻，则输出脉冲宽度等于电容电压从0上升到所需时间，所以输出脉冲宽度要比图题解8.3（a）波形中窄。对应波形图题解8.3（b）所表示。

图 题解8.3（b）
8.5 图P8.5（a）所表示是用集成单稳态触发电路74121和D触发器组成噪声消除电路，图P8.5（b）为输入信号。设单稳态触发电路输出脉冲宽度满足（其中为噪声，为信号脉宽），试定性画出和对应波形。

图 P8.5
题8.5 解：波形图图题解8.5所表示。

图 题解8.5
8.7 在图8.19所表示用5G555定时器组成多谐振荡器中，若，，，试计算电路振荡频率和占空比。若要保持频率不变，而使占空比，试画出改善电路。
题8.7 解：（1）
=
Hz
（2）改善电路如题解8.7所表示。

图 题解8.7