铜陵学院数字电子技术第4章习题解答.doc

个人收集整理 勿做商业用途铜陵学院 数字电子技术 石建平第4章习题解答4-1 写出图T41电路的输出函数式，证明a、b有相同的逻辑功能。解4-1 Y1= A B +A B ； Y2=（ A+B)（A +B ）= AB +A B =Y14-2 试写出图T42所示逻辑电路的输出函数式并化简，指出电路的逻辑功能。解4-2 由图T42写电路的输出函数式并化简得 （JT4-2）由JT4-2式可知，电路实现的是二变量同或功能.4-3 图T43是一个选通电路。M为控制信号，通过M电平的高低来选择让A还是让B从输出端送出。试写逻辑电路的输出函数式并化简，分析电路能否实现上述要求。解4-3 由图T4-3写电路的输出函数式并化简得 (JT4-3）由JT43式可知,电路能够实现选通要求，当M=1时，Y=A；当M=0时，Y=B。4-4用与非门设计一个四人表决逻辑电路，结果按“少数服从多数”的原则决定.解44（1)列真值表设四个人的意见为变量A、B、C、D，表决结果为函数Y。按正逻辑给变量赋值：同意为“1，不同意为“0”；提案通过为“1，没通过为“0”，所列真值表如表JT44所示.（2）写输出逻辑函数式由表JT44可写输出逻辑函数式 (JT44a）（3)化简填卡诺图,如图JT44(a)所示合并最小项，得最简与或式 (JT44b）（4）画逻辑电路图将式JT44（b）转换成与非-与非式 (JT4-4c)按式JT44(c)用与非门画逻辑电路图,如图JT4-4（b）所示。4-5 某汽车驾驶员培训班进行结业考试,有A、B、C三名评判员,其中A为主评判员，B、C为副评判员.在评判时,按少数服从多数的原则通过，但主评判员认为合格也可通过。试列真值表,写输出逻辑函数式并化简为最简与或式，画逻辑电路图。解45 (1）真值表如表JT4-5所示(2）写输出逻辑函数式由表JT4-5可写输出逻辑函数式 (JT44a）（3）化简填卡诺图，如图JT45(a）所示合并最小项，得最简与-或式 (JT4-4b）（4）画逻辑电路图逻辑电路图如图JT4-5(b）所示。46 试设计一个三变量判奇逻辑电路。当三变量ABC中有奇数个1时，电路输出为1，否则为0。要求列真值表;写输出逻辑函数的最小项之和函数式;用与非门画逻辑图.解46（1)列真值表.所列真值表如表JT46所示。(2）写输出逻辑函数式 （JT4-6a）（3）画逻辑电路图因为要求用与非门画逻辑电路图，所以先将式JT4-6转换为与非-与非式 （JT46b）根据JT46（b）画电路图,如图JT4-6所示.47 试用基本门设计一个组合逻辑电路，该电路输入端接收两个两位二进制数M、N,当MN时，电路输出Y=1,否则Y=0。解47 令两个两位二进制数分别为M=AB，N= CD。（1） 列真值表. 所列真值表如表JT47所示.(2）填卡诺图化简。如图JT4-7（a)所示，化简结果为 （JT47）（3）画逻辑电路图。根据式JT4-7画与或逻辑图如图JT47所示。48 试用与非门设计一个组合逻辑电路,该电路有两个输入端A、B,一个功能控制端M，当M=0时，电路实现同或功能;当M=1时，电路实现异或功能.解48（1） 列真值表。所列如表JT48所示。（2）写输出逻辑函数由真值表可写输出逻辑函数式： （JT48a)式JT4-8不可再化简。此函数的与非与非式为 （JT48b）(3)画逻辑电路图用与非门按式JT4-8（b）画电路图,如图JT4-8所示。4-9 试用3/8译码器74LS138设计48题的逻辑电路。解49题49题的真值表如表JT4-8所示（此处略）。由真值表写输出函数式如式JT4-8（a）。用3/8译码器实现此函数时，附加一个4输入与非门即可，电路如图JT49所示.410 试用两片3/8译码器74LS138扩展为4/16译码器，不准附加门电路。要求画出电路图,在图中标出四个输入端和十六个输出端。解4-10 连接电路如图JT410所示.当输入代码的最高位A3=0时，（1）片的使能端，(1）片被选中，能将依次从端译出；当输入代码的最高位A3=1时，（2)片的使能端，(2）片被选中，能将依次从端译出，从而，实现了4/16译码器的功能。4-11 图T4-11是用双2线一4线译码器74LS139组成的逻辑电路,试写出输出变量Y与输入变量A、B、C之间的逻辑函数式并化简为最简与或式，指出电路的逻辑功能.解4-11从图T411中看出,输入代码的最高位A是片选信号，用来将双2/4译码器扩展成3/8译码器。当A=0时，选中（1)片，所以（1）片的Y3Y2Y1Y0即3/8译码器的Y3Y2Y1Y0；当A=1时，选中(2)片，所以(2）片的Y3Y2Y1Y0即3/8译码器的Y7Y6Y5Y4。因此，可写出电路的输出逻辑函数式。 (JT4-11）由式JT4-11可知，电路实现的是二变量B、C的同或功能。412 试用一片双2/4译码器74LS139和门电路产生如下多输出逻辑函数的逻辑图。 解4-12（1）将函数式L1、L2、L3写成最小项之和形式（2）将一片双2/4译码器74LS139扩展成3/8译码器，再附加三个与非门实现L1、L2、L3.其电路如图JT4-12所示.413某工厂有A、B、C三个车间和一个发电站,站内有两台发电机M1和M2。M2的容量是M1的两倍.若一个车间开工，只需M1运行；若两个车间开工,只需M2运行；若三个车间开工，必需M1、M2都运行；试用3/8译码器74LS138实现控制M1、M2运行的逻辑电路。要求列真值表，写输出变量M1、M2的函数式，画逻辑电路图.解413413题的真值表如表JT4-13所示，由真值表可写输出逻辑函数式，见式JT413，根据函数式画出的逻辑电路图如图JT4-13所示。414 试用3/8译码器74LS138实现一位全减器的逻辑功能。要求列真值表，写输出变量的函数式,画逻辑电路图。解4-14将两个减数用A、B表示，来自低位的借位信号用JI表示,向高位的借位信号用JO表示，列出的一位全减器的真值表如表JT414所示.由真值表可写输出逻辑函数式，见式JT414，根据函数式画出的逻辑电路图如图JT4-14所示.4-15 试将一个2/4译码器用作为四路数据分配器，并将一组数据从此数据分配器的第二路(即Y2端）输出.解415 将数据从译码器的使能端输入，如图JT4-15所示，在地址码的控制下，可将数据从相应（和地址码相应）的输出端输出.例如，要将数据分配到Y2端，令地址码即可，如表JT4-14所示。当S=D3=1时，使能端条件不满足，译码器禁止译码，；当S=D2=0时,使能端条件满足，,其余输出端均为1；同理，当S=D1=1时,；当S=D0=0时，.结果，只有Y2端输出1010。4-16 用4选1数据选择器实现的某逻辑函数的电路如图T416所示,试写出输出逻辑函数式并指出电路的逻辑功能.解4-16 由图JT416可写出输出逻辑函数式 L=AB+AB ,这是同或逻辑功能.4-17 分析图T417电路，写出输出函数L的逻辑函数式。74LS151为8选1数据选择器。解417 对于74LS151，当S0时，其输出函数式为 （JT4-17a）按图T417所示，将D、C、B、A带入JT4-16式可得 （JT4-17b）整理的 （JT417c）418 图T418是用双4选1数据选择器组成的逻辑电路，试写出输出函数L与输入变量A、B、C、D之间的逻辑函数式。解4-18 从图T418中看出，电路实现的是一个四变量的逻辑函数，其中，变量C、D对应原4选1数据选择器的地址码A1A0；B是片选信号，用来将双4选1扩展成8选1，因此，对于扩展之后8选1数据选择器来说,B对应的是地址码A2；当B=0时，选中(1)片,所以(1）的D3D2D1D0即8选1的D3D2D1D0；当B=1时，选中(2)片,所以(2）的D3D2D1D0即8选1的D7D6D5D4。根据上述分析，可列出8选1数据选择器各输入端与变量A、B、C、D的对应关系，见表JT4-18。根据表JT418可写出图T4-17实现的逻辑函数式。 (JT4-18）4-19 试用4选1数据选择器产生逻辑函数解4-19 （1)将函数式化为最小项之和形式 （JT418）（2）选择数据选择器,并列出式JT4-18与数据选择器输入变量的对应关系JT4-19式是三变量的函数，可用4选1数据选择器实现。可令4选1数据选择器输入变量与JT4198式输入变量的对应关系如表JT4-19所示（3）画电路图按表JT4-18的对应关系画电路图,如图JT4-18所示。420 试用4选1数据选择器74LS153设计4-8题的组合逻辑电路。解4-20习题4-20的真值表如表JT48所示（此处略），其输出函数式重新写在JT420中 （JT420）用4选1数据选择器74LS153实现此函数时，可令数据选择器各输入端与式JT4-20输入变量的对应关系如表JT420所示根据对应关系连接电路如图JT420所示。4-21 试用8选1数据选择器74LS151设计一个函数发生器,它的功能表如表T421所示.要求写电路的输出函数式;列出8选1数据选择器各输入端与待实现函数各输入变量的对应关系；画电路图。解421（1）写输出函数式由表T420可写出电路的输出函数式 (JT4-21a）即 （JT4-21b)（2）列出数据选择器各输入端与待实现函数输入变量的对应关系可令8选1数据选择器各输入端与式JT421各输入变量的对应关系如表JT421所示。(3)画电路图根据对应关系画电路图如图JT421所示。422 试用双4选1数据选择器74LS153设计一个一位全加器。要求列真值表(两个加数分别用A、B表示；低位的进位信号用CI；本位和用S表示；向高位的进位信号用CO表示）；写输出逻辑函数式；画逻辑电路图.解4-22（1）列真值表。见表JT4-22（a)(2）写输出逻辑函数式由表可写电路的输出函数式（3)列出数据选择器输入输端与待实现函数输入变量的对应关系用4选1数据选择器实现式JT422的函数，可将数据选择器的地址输入端A1 A0对应函数变量A、B,其它对应关系见表JT4-22（b）（4)根据对应关系画电路图423 试用一片4位二进制加法器74LS283将余3代码转换成8421BCD码。解423 余3码减去3等于8421BCD码，即： （JT423a）加法器只做加法运算，要实现相减运算可用加补码的运算方法。设相加(减）的两个数均为正整数;被加数为，从74LS283的端接入;加数为，从74LS283的端接入;相加时，应使A和C直接相加；相减时，应使A和C的补码相加.本题，=余3码，=0011,要利用74LS283实现式JT4-23(a),实现原理如下: (JT423b）根据式JT423（b)画电路图如图JT423所示.424试用4位并行加法器74LS283设计一个加/减运算电路。当控制信号M=0时，可实现两个4位二进制数的加法运算;M=1时，可实现两个4位二进制数的减法运算。允许附加必要的门电路.解4-24借助上一题对加法器74LS283的分析，被加数用A表示，从74LS283的端接入；加数用C表示，从74LS283的端接入。当M0时，实现加法运算,此时令即可；当M1时,实现减法运算，此时令即可.为此，将74LS283的进位输入端CI接控制信号M，加数的输入端接一异或门，所接电路图如图JT4-240所示。425 试利用两片4位二进制并行加法器74LS283和必要的门电路组成一个二十加法器电路。（提示：根据BCD码中8421BCD码的加法运算原则,当两数之和小于、等于9(1001）时,相加的结果和按二进制数相加所得到的结果一样。当两数之和大于9（即等于10101111）时，则应在按二进制数相加所得到的结果上加6(0110)修正，这样就可以给出进位信号，同时得到一个小于9的和。）解4-25 当两个8421BCD码相加时，每个数都不会大于9（1001），考虑低位的进位,最大的和为9+9+1=19.当用4位二进制加法器74283完成这个加法运算时,加法器输出的是4位二进制数表示的和，而不是BCD码表示的和。因此，必须将4位二进制数表示的和转换成8421BCD码。 （1）和数一览表如表JT4-25(a）所示 将019的二进制数和与用8421BCD码表示的和进行比较发现,当和数1001(9)时，二进制码与8421BCD码相同；当数1001时，只要在二进制和上加0110(6）就可以把二进制和转换为8421BCD码的和,同时产生进位输出.这一转换可以由一个修正电路来完成。 （2）修正电路的设计设计修正电路，先列设计一览表，见表JT425（b）.由表JT425（b）可写出修正函数用卡诺图化简修正函数,化简过程如图JTP4-24（c)所示,结果得B2=B1=CO1+A3A1+A3A2 (JT4-25b)从表JT225(b)还可看出,两个8421BCD码相加时的进位CO等于A2或A1。根据式JT4-24b和上述分析画电路图，如图JT4-25（d)所示。