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CMOS集成电路制造工艺从电路设计到芯片完成离不开集成电路制备工艺，本章关键介绍硅衬底上CMOS集成电路制造工艺过程。有些CMOS集成电路包含到高压MOS器件（比如平板显示驱动芯片、智能功率CMOS集成电路等），所以高低压电路兼容性就显得十分关键，在本章最终将关键说明高低压兼容CMOS工艺步骤。1.1基础制备工艺过程CMOS集成电路制备工艺是一个很复杂而又精密过程，它由若干单项制备工艺组合而成。下面将分别简明介绍这些单项制备工艺。1.1.1 衬底材料制备 任何集成电路制造全部离不开衬底材料单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法，这两种方法制成单晶硅含有不一样性质和不一样集成电路用途。1悬浮区熔法悬浮区熔法是在20世纪50年代提出并很快被应用到晶体制备技术中。在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒底部和在其下部靠近同轴固定单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒和籽晶间只靠表面张力形成熔区沿棒长逐步向上移动，将其转换成单晶。悬浮区熔法制备单晶硅氧含量和杂质含量很低，经过数次区熔提炼，可得到低氧高阻单晶硅。假如把这种单晶硅放入核反应堆，由中子嬗变掺杂法对这种单晶硅进行掺杂，那么杂质将分布得很均匀。这种方法制备单晶硅电阻率很高，尤其适合制作电力电子器件。现在悬浮区熔法制备单晶硅仅占有很小市场份额。2直拉法伴随超大规模集成电路不停发展，不仅要求单晶硅尺寸不停增加，而且要求全部杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，所以直拉法制备单晶越来越多地被大家所采取，现在市场上单晶硅绝大部分采取直拉法制备得到。拉晶过程：首先将预处理好多晶硅装入炉内石英坩埚中，抽真空或通入惰性气体后进行熔硅处理。熔硅阶段坩埚位置调整很关键。开始阶段，坩埚位置很高，待下部多晶硅熔化后，坩埚逐步下降至正常拉晶位置。熔硅时间不宜过长，不然掺入熔融硅中会挥发，而且坩埚轻易被熔蚀。待熔硅稳定后即可拉制单晶。所用掺杂剂可在拉制前一次性加入，也可在拉制过程中分批加入。拉制气氛由所要求单晶性质及掺杂剂性质等原因确定。拉晶时，籽晶轴以一定速度绕轴旋转，同时坩埚反方向旋转，大直径单晶收颈是为了抑制位错大量地从籽晶向颈部以下单晶延伸。收颈是靠增大提拉速度来实现。在单晶生长过程中应保持熔硅液面在温度场中位置不变，所以，坩埚必需自动跟踪熔硅液面下降而上升。同时，拉晶速度也应自动调整以保持等直生长。全部自动调整过程均由计算机控制系统或电子系统自动完成。1.1.2 光刻光刻是集成电路制造过程中最复杂和关键工艺之一。光刻工艺利用光敏抗蚀涂层（光刻胶）发生光化学反应，结合刻蚀方法把掩模版图形复制到圆硅片上，为后序掺杂、薄膜等工艺做好准备。在芯片制造过程中，会数次反复使用光刻工艺。现在，为了制造电子器件要采取多达24次光刻和多于250次单独工艺步骤，使得芯片生产时间长达30天之久。现在光刻已占到总制造成本1/3以上，而且还在继续提升。光刻关键工艺步骤包含：光刻胶涂覆，掩模和曝光，光刻胶显影，腐蚀和胶剥离。下面分别进行简明介绍：1 光刻胶涂覆光刻胶是一个有机光敏化合物。根据胶极性可分为正性光刻胶和负性光刻胶。光刻胶在曝光以后，被浸入显影溶液中，在显影过程中，正性光刻胶爆过光区域溶解速度要快得多，理想情况下，未曝光区域保持不变。负性光刻胶恰好相反，在显影剂中未曝光区域将溶解，而曝光区域被保留。正胶分辨率往往很好，所以在集成电路制造中应用更为普及。在光刻胶涂覆前，硅片要进行热处理以去除湿气，而且经粘附增强剂处理，然后用光刻胶溶液旋转涂覆。在一个高温热板上，溶剂挥发掉，经过选择光刻胶粘度和涂覆旋转速度，使光刻胶固化为十分均匀薄膜，厚度约为12微米。2掩模和曝光掩模版和圆片对准至关关键，它将限制芯片集成密度和电路性能，所以在现代集成电路制造工艺中，采取了多个方法以确保掩模版和圆片对准。（1）多数步进机中，圆片并不直接对准掩模，而是圆片和掩模经过各自光路，对准于曝光系统光学链上。假如这两个对准过程不是正确匹配，就会发生对准误差。为了避免这些系统误差，要周期性做基线校准处理。（2）超出和缩进消除。在接触式、靠近式和扫描投影光刻机中，超出和缩进通常是因为圆片在一系列工艺过程中由温度引发物理尺寸改变而造成。步进机以全局对准模式能够减轻这个问题，应用良好逐一位置对准方法甚至能够完全消除它。另外，该类型误差也轻易因为掩模温度少许改变而产生。（3）掩模材料选择。石英因为含有较低热膨胀系数（），常被选做制作掩模材料。为了避免一整块8英寸掩模产生大于0.1微米膨胀，需要掩模温度改变控制0.75。当大量光穿过掩模时，这个条件并不轻易达成。亚微米步进机应用优异曝光系统控制掩模温度，以尽可能减小这个问题。另外对准记号畸变也可能造成芯片旋转和对不准。曝光方法关键有光学曝光、离子束曝光、电子束曝光和X射线曝光等。3显影显影是把潜在光刻胶图形转变为最终三维立体图像。这一过程中，最关键参数是曝光和未曝光区域之间溶解率百分比(DR)。商用正胶有大于1000DR比，在曝光区域溶解速度为3000nm/min，在未曝光区域仅为几nm/min（暗腐蚀）。光刻胶DR可在显影时用反射率现场测量。4刻蚀和胶剥离刻蚀包含湿法刻蚀和干法刻蚀，将在后面具体讨论。完成了上面全部工艺过程后，最终，除了高温稳定光刻胶，比如光敏聚酰亚胺，能够作为中间介质或缓冲涂覆而保留在器件上，要把全部光刻胶剥离。为避免对被处理表面损伤，应采取低温下温和化学方法。伴随所需特征尺寸继续减小，光学光刻变得越来越困难。但现在伴随光学光刻不停改善和向更短波长发展，预期，光学光刻能够含有分辨略小于0.1微米特征尺寸能力。1.1.3 刻蚀刻蚀工艺关键包含湿法刻蚀和干法刻蚀两种。1湿法刻蚀湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀技术。它是一个纯化学刻蚀，含有优良选择性，它刻蚀完目前薄膜就会停止，而不会损坏下面一层其它材料薄膜。在硅片表面清洗及图形转换中，湿法刻蚀曾支配着集成电路工业一直到70年代中期，即一直到特征尺寸开始靠近膜厚时。因为全部半导体湿法刻蚀全部含有各向同性。不管是氧化层还是金属层刻蚀，横向刻蚀宽度全部靠近于垂直刻蚀深度。另外湿法刻蚀还受更换槽内腐蚀液而必需停机影响。现在，湿法工艺通常被用于工艺步骤前面硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。2干法刻蚀干法刻蚀是以等离子体进行薄膜刻蚀技术。它是硅片表面物理和化学两种过程平衡结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一个纯物理刻蚀，能够做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反。大家对这两种极端过程进行折衷，得到现在广泛应用部分干法刻蚀技术，比如：反应离子刻蚀(RIE)和高密度等离子体刻蚀(HDP)。这些工艺含有各向异性刻蚀和选择性刻蚀特点。3剥离技术图形转换过程另一个工艺技术是剥离技术，这个工艺技术优点在于能够处理离子轰击难以刻蚀材料，而且能够避免对衬底和薄膜损伤。剥离技术工艺步骤图1.1所表示。首先涂厚光刻胶并形成所设计图案，再使用蒸发技术淀积一层金属薄膜，蒸发一个特点是对高纵横比图形覆盖性差。假如光刻胶显影后得到一个凹刨面，金属条便会断线。接下来硅片浸到能溶解光刻胶溶液中，直接淀积在硅片上金属线将被保留，而淀积在光刻胶上金属线将从硅片上脱离。剥离技术不足之处是，剥离掉金属会影响到芯片合格率。图1.1 剥离技术工艺步骤1.1.4 掺杂、扩散 在制造全部半导体器件时全部必需采取掺杂工艺，经过掺杂能够在硅衬底上形成不一样类型半导体区域，组成多种器件结构，比如MOS管源、漏区形成等。为了确保器件能按设计要求正常工作，掺杂区域浓度和尺寸必需符合设计要求，而这些工作全部是由掺杂工艺实现。在半导体制造中关键掺杂方法热扩散掺杂和离子注入掺杂。1热扩散掺杂热扩散掺杂是指利用分子在高温下扩散运动，使杂质原子从浓度很高杂质源向体硅中扩散并形成一定分布。热扩散通常分两个步骤进行：预淀积和再分布。预淀积是指在高温下，利用杂质源，如硼源、磷源等，对硅片上掺杂窗口进行扩散，在窗口处形成一层较薄但含有较高浓度杂质层。这是一个恒定表面源扩散过程。再分布是限定表面源扩散过程，是利用预淀积所形成表面杂质层做杂质源，在高温下将这层杂质向体硅内扩散过程，通常再分布时间较长，经过再分布，能够在硅衬底上形成一定杂质分布和结深。不过热扩散掺杂工艺含有一个很显著缺点就是不能正确控制杂质浓度，从而所生产出来电路会和所设计电路有一定差异。2离子注入掺杂伴随半导体尺寸缩小，精度控制要求越来越严格，大多数工艺已经采取全离子注入工艺来替换热扩散掺杂以取得正确浓度。离子注入是经过高能量离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入到体硅内，而在其它不需掺杂区域，杂质离子被硅表面保护层屏蔽，从而完成选择性掺杂。在离子注入过程中，电离杂质离子经静电场加速打到硅片表面，经过测量离子电流可严格控制注入剂量。注入工艺所用剂量范围很大，能够从轻掺杂到诸如源/接触、发射极、埋层集电极等低电阻区所用。一些特殊应用要求剂量大于。其次，经过控制静电场能够控制杂质离子穿透深度，经典离子能量范围为5200keV。通常离子注入深度较浅且浓度较大，必需进行退火和再分布工艺。因为离子进入硅晶体后，会给晶格带来大范围损伤，为了恢复这些晶格损伤，在离子注入后要进行退火处理，依据注入杂质数量不一样，退火温度通常在450950之间。在退火同时，杂质在硅体内进行再分布，假如需要还能够进行后续高温处理以取得所需结深。1.1.5 化学气相淀积在半导体制造工艺中，薄膜淀积工艺是一组很关键工艺，可分为物理淀积和化学淀积两类。化学气相淀积(CVD)是一个常见化学淀积工艺，是一个从气相向衬底沉积薄膜过程。该工艺经过化学反应方法，在反应室内将反应固态生成物淀积到硅片表面，形成所需要薄膜。CVD含有很好台阶覆盖能力，而且对衬底损伤很小，所以在集成电路制造中地位越来越关键。下面介绍多个工艺上常见化学气相淀积方法：1常压介质CVD常压化学气相淀积(APCVD)是指在大气压下进行一个化学气相淀积方法，这是化学气相淀积最初所采取方法。这种工艺所需系统简单，反应速度快，而且其淀积速率可超出1000/min，尤其适于介质淀积，不过它缺点是均匀性较差，所以APCVD通常见在厚介质淀积。2低压CVD伴随半导体工艺特征尺寸减小，对薄膜均匀性要求和膜厚误差要求不停提升，出现了低压化学气相淀积(LPCVD)。低压化学气相淀积是指系统工作在较低压强下一个化学气相淀积方法。LPCVD技术不仅用于制备硅外延层，还广泛用于多种无定形钝化膜及多晶硅薄膜淀积，是一个关键薄膜淀积技术。3等离子体增强CVD等离子体增强化学气相淀积(PECVD)是指采取高频等离子体驱动一个气相淀积技术，是一个射频辉光放电物理过程和化学反应相结合技术。该气相淀积方法能够在很低衬底温度下淀积薄膜，比如在铝上淀积SiO2。工艺上等离子体增强化学气相淀积关键用于淀积绝缘层。4金属CVD金属化学气相淀积是一个全新气相淀积方法，利用化学气相淀积台阶覆盖能力好优点，能够实现高密度互联制作。金属进入接触孔时台阶覆盖是大家最关心问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不停增加高纵横比结构台阶覆盖正变得越来越困难。在旧工艺中，为了确保金属覆盖在接触孔上，刻蚀工艺期间必需小心地将侧壁刻成斜坡，这么金属布线时出现“钉头”（图1.2）。“钉头”将显著降低布线密度。假如用金属CVD，就能够避免“钉头”出现，从而布线密度得到提升。钨是目前最流行金属CVD材料。图1.2 使用钉头接触和填塞接触比较1.2 双阱CMOS工艺关键步骤伴随CMOS集成电路制造工艺不停发展，工艺线宽越来越小，现在0.18m已经成为超大规模集成电路制造主流工艺线，0.09m甚至更小线宽工艺线在部分试验室也已经开始用于制备超大规模集成电路。对于不一样线宽流水线，一个标准CMOS工艺过程即使略有差异，但关键过程基础相同，全部包含第一节介绍工艺过程。下面以光刻掩膜版为基准描述一个双阱硅栅双铝CMOS集成电路工艺过程关键步骤，用以说明怎样在CMOS工艺线上制备CMOS集成电路。图1.3(a)(m)所表示即为双阱单多晶、双铝CMOS工艺关键步骤。下面对双阱CMOS工艺关键步骤进行较具体说明。(a)(b)(c)(d)(e)(f)(g)(h)(i)(j)(k)(l)(m)图1.3双阱工艺关键步骤（a） 制备n型阱1） 氧化p型单晶硅衬底材料。其目标是在已经清洗洁净p型硅表面上生长一层很薄二氧化硅层，作为n阱和p阱离子注入屏蔽层。2） 在衬底表面涂上光刻胶，采取第一块光刻掩膜版进行一次光刻。其图形是全部需要制作n阱和相关n-型区域图形，光刻结果是使制作n阱和相关n-型区域图形上方光刻胶易于被刻蚀，当这些易于被刻蚀光刻胶被刻蚀以后，其下面二氧化硅层就易于被刻蚀掉。刻蚀过程采取湿法刻蚀技术，刻蚀结果是使需要做n阱和相关n-型区域硅衬底裸露出来。同时，当刻蚀完成后，保留光刻胶，和其下面二氧化硅层一起作为磷杂质离子注入屏蔽层。3） 离子注入磷杂质。这是一个掺杂过程，其目标是在p型衬底上形成n型区域n阱，作为PMOS区衬底。离子注入结果是在注入窗口处硅表面形成一定n型杂质分布，这些杂质将作为n阱再分布杂质源。4） n型杂质退火和再分布。将离子注入后硅片去除表面全部光刻胶并清洗洁净，在氮气环境（有时也称为中性环境）下退火，恢复被离子注入所损伤硅晶格。在退火完成后，将硅片送入高温扩散炉进行杂质再分布，再分布目标是为了形成所需n阱结深，取得一定n型杂质浓度分布，最终形成制备PMOS所需n型阱。再分布过程中为了使磷杂质不向扩散炉中扩散，通常再分布开始阶段在较低温度氧气气氛中扩散，其目标是在硅衬底表面形成二氧化硅阻挡层，然后在较高温度、氮气环境中进行再分布扩散。（b） 制备p型阱。1） 将进行完步骤（a）后硅片进行第二次光刻。其光刻掩膜版为第一次光刻掩膜版反版，采取和步骤(a)相同光刻和刻蚀工艺过程，其结果是使除n阱和相关n-型区域之外硅衬底裸露出来。2） 进行离子注入硼杂质。3） 采取和步骤（a）相同退火和再分布工艺过程，最终形成制备NMOS有源区所需p型阱。为了预防注入硼杂质在高温处理过程中被二氧化硅“吞噬”，在再分布初始阶段仍采取氮气环境，当形成了一定杂质分布后，改用氧气环境，在硅表面生成一层二氧化硅膜，再分布最终阶段仍在氮气环境中扩散。（c） 制备有源区。 所谓有源区是指未来要制作CMOS晶体管、电阻、接触电极等区域。其制备过程以下：1） 氧化因为氮化硅和硅晶格不相匹配，假如直接将氮化硅沉积在硅表面，即使从屏蔽场氧化效果是一样，但因为晶格不匹配，将在硅表面引入晶格缺点，所以，生长一层底氧将起到缓冲作用。经过热氧化在硅表面生长一层均匀氧化层，作为硅和氮化硅缓冲层，而且这层底氧层去除后，硅表面仍保持了很好界面状态。2） 沉积氮化硅采取CVD技术在二氧化硅上面沉积氮化硅。3） 第三次光刻。用第三块光刻掩膜版进行光刻，光刻目标是使除有源区部分上方光刻胶之外，其它部分光刻胶易于刻蚀。4） 刻蚀当光刻胶被刻蚀以后，采取等离子体干法刻蚀技术将暴露在外面氮化硅刻蚀掉。进而开形成有源区。（d） p型场注入。有源区外和n型阱全部不需要进行p型场注入。P型场注入过程以下：1） 光刻。在硅表面涂胶以后，采取步骤（a）所用第一块光刻掩膜版进行光刻，其目标是使n型阱上方光刻胶不易被刻蚀。2） 刻蚀。采取湿法刻蚀除去其它部分光刻胶。3） 进行p杂质注入。其目标是提升n阱外非有源区表面浓度，这么能够有效地预防因为铝引线经过而带来寄生MOS管。（e） 制备耗尽型MOS管。因为模拟集成电路中，有些设计需要采取耗尽型MOS管，这么在CMOS工艺工程中必需加一块光刻掩膜版，其目标是使非耗尽型MOS管部分光刻胶不易被刻蚀，然后经过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区表面浓度，使MOS管不需要栅电压就能够开启工作。然后采取干氧-湿氧-干氧方法进行场氧制备，其目标是使除有源区部分之外硅表面生长一层较厚二氧化硅层，预防寄生MOS管形成。再采取干法刻蚀技术除去全部氮化硅，并将底氧化层也去除，在清洗以后进行栅氧化，生长一层高质量氧化层。最终进行阈值电压调整，所谓阈值电压调整就是在有源区表面再进行一次离子注入，使阈值电压达成所需值。在栅氧化以后可分别采取步骤(a)和(b)所用光刻掩膜版对PMOS管和NMOS管进行阈值电压调整，假如不进行阈值电压调整就已经得到了满意阈值电压，则调整工艺可去掉，视具体情况进行选择。（f） 制备多晶栅。1） 沉积和掺杂采取CVD技术在硅片表面沉积一层多晶硅薄膜，在沉积多晶硅薄膜同时，在反应室中通入掺杂元素，通常采取多晶硅掺磷（n型掺杂）。2） 光刻在多晶硅表面涂胶，经过光刻，使多晶硅栅上方光刻胶不易被刻蚀，这么经过刻蚀其它部分光刻胶。3） 刻蚀采取干法刻蚀技术刻蚀掉暴露在外面多晶硅，再除去全部光刻胶，剩下多晶硅就是最终多晶硅栅。（g） 制备NMOS管源漏区1） 光刻在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目标是使制备PMOS区域和NMOS衬底接触孔区域上方光刻胶不易被刻蚀。2） 离子注入在刻蚀掉易被刻蚀光刻胶以后进行高浓度砷离子注入，这么在NMOS管源漏区和PMOS衬底接触孔区形成了重掺杂接触区，而NMOS管沟道区因为多晶硅栅屏蔽而不受到任何影响，这点也表现了硅栅自对准工艺。（h） 制备PMOS管源漏区。1） 光刻在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目标是使制备NMOS区域和PMOS衬底接触孔区域上方光刻胶不易被刻蚀。2） 离子注入在刻蚀掉易被刻蚀光刻胶以后进行高浓度硼离子注入，这么在PMOS管源漏区和NMOS衬底接触孔区形成了重掺杂接触区，而PMOS沟道区因为多晶硅栅屏蔽而不受到任何影响。在步骤(g)和(h)以后还要进行退火、再分布等工艺最终形成NMOS和PMOS源漏区和各自衬底接触孔。（i） 制备接触孔1） 沉积和光刻采取CVD技术在硅片表面沉积一层较厚二氧化硅薄膜，然后在表面涂胶，再利用光刻掩膜版进行光刻，使接触孔区胶易于被刻蚀。2） 刻蚀除去接触孔区光刻胶，然后再采取湿法刻蚀工艺除去接触孔区全部二氧化硅。同时采取低温回流技术使硅片上台阶陡度降低，形成缓坡台阶。其目标是改善金属引线断条情况（j） 制备第一层金属铝引线。经过溅镀方法在硅表面沉积一层金属层，作为第一层金属引线材料，然后在金属表面涂上胶，再利用光刻掩膜版进行光刻，使引线隔离区光刻胶易于被刻蚀，除去这部分光刻胶，再采取干法刻蚀技术其下方金属铝。（k） 制备第一层金属铝和第二层金属铝之间连接通孔经过一系列工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，所以，双层金属引线间介电材料就要求含有平坦度，或说，要利用这层材料将硅表面变平坦。1） 平坦介电材料过程现在采取技术是：首先是采取CVD技术沉积一层二氧化硅，然后利用旋涂法再制作一层新二氧化硅，最终再采取CVD技术沉积二氧化硅，完成平坦介电材料制作过程。2） 介电材料产生最关键是中间一层二氧化硅产生，它并不是一般二氧化硅，而是采取了液态含有介电材料有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂流动性来填补硅表面凹处，然后经过热处理去除溶剂，留下介电材料就是二氧化硅。3） 连接通孔制作经过光刻和刻蚀工艺制备出第一层金属铝和第二层金属铝之间连接通孔，目标是结构双层金属间连接。（l） 制备第二层金属铝引线这步工艺和(j)相类似，制备第二层金属铝引线。（m） 钝化处理在硅圆片表面涂上钝化材料，通常采取磷硅玻璃。然后经过光刻和刻蚀工艺将PAD上钝化刻蚀掉，作为和外界连接点，而硅片其它部分全部钝化层保护。钝化层能够有效地预防外界对器件表面影响，从而确保了器件及电路稳定性。注意：对于双多晶三铝或双多晶五铝等CMOS工艺过程和以上步骤相同，不一样之处于于多一次多晶制备和三至五铝制备及其相互之间通孔制备，而其多出多晶和铝线及通孔制备过程采取上面所介绍相关步骤即可。1.3高压CMOS器件及高低压兼容工艺多年来，伴随人民生活水平不停高、集成电路不停发展，高压集成电路应用需求在不停地扩大。在交流电机控制、工业生产自动化和声音功放系统等方面直接需要高压IC来实现其功效；更多应用在于高/低压混合集成电路，如超声换能器、平板显示器驱动电路、MEMS(微机械系统)、小型直流电机控制、打印机、发光设备和部分电子自动化等领域，在这些领域应用往往是低压输入、高压输出。CMOS高压集成电路含有工作频率高、功耗小、安全工作区（SOA）宽、负温度系数等优点，同时它制备工艺能兼容标准低压CMOS工艺，并达成其最好性能，这么不仅能够降低芯片制造成本，而且能够进行超大规模集成电路设计。1.3.1高压CMOS器件常见高压MOS器件关键有两大类：LDMOS和VDMOS。LDMOS因为是平面结构，更易于大规模集成电路兼容，所以在绝大多数高低压兼容集成电路中全部采取LDMOS结构，不过它也有一个致命缺点：导通电阻大，为了达成大电流要求，往往需要牺牲大量版图面积，这么整个芯片成本就会大大提升。相比VDMOS导通电阻比较小，达成一样工作电流所占用版图面积比较小，但它缺点是：它是纵向结构，不易和低压CMOS电路兼容。为了和低压CMOS电路兼容，通常需要在漂移区底部增加一层埋层，然后再经过漏结连接层，把漏结电流仍然从平面上引出，经过这种改善，从外表上看，它仍然是一个平面结构，能够和低压CMOS电路完全兼容，图1.4所表示即为一个端口从同一平面引出VDMOS结构剖面图。图1.4端口从同一平面引出VDMOS结构剖面图图1.5高低压兼容CMOS电路纵向剖视图而图1.5则是一个高低压兼容CMOS电路纵向剖视图，其中包含高压二极管、高压PMOS（HVPMOS）、高压NMOS（HVNMOS）和低压CMOS。图中高压CMOS采取了LDMOS结构。高压管通常设计步骤是先依据所需设计器件指标（如电压、驱动电流等）确定能满足要求高压管结构，然后采取TSUPREM等软件进行工艺模拟以确定所需工艺参数（如掺杂浓度、多种工艺过程所需时间等），再把其输出结果输入到MEDICI等软件进行器件模拟，经过模拟结果（如电压等位线图等）确定所设计高压管结构和工艺参数是否满足所要设计器件指标，若不满足要求，则反复以上步骤，直到满足要求为止。1.3.2高低压兼容CMOS工艺为了降低成本、实现单片化，高压器件结构确实定还必需考虑和低压器件兼容问题，并采取高低压兼容CMOS工艺，而在高低压兼容工艺中关键考虑新增高压工艺步骤不能影响到原来标准低压CMOS工艺过程，下面以图1.5所表示结构图简明说明一下高低压兼容CMOS集成电路制备工艺和其中关键步骤。表1.1即为高低压兼容CMOS工艺关键步骤，表中次序即为高低压兼容工艺制备次序。表1.1 高低压兼容CMOS工艺步骤1.p型衬底制备2.高压n阱制备3.n-型和p-型漂移区制备4.p阱制备5.低压n阱制备6.场注入及场氧制备7.阈值电压调整8.高压PMOS厚栅氧制备和刻蚀9.多晶栅制备10.源漏制备11.接触孔制备12.铝引线制备13.PAD制备在p-衬底上制备一个高压PMOS所需深n阱（表9.1中第二步），其制备过程如同低压n阱制备一样，只是其制备时工艺参数远大于低压n阱制备时工艺参数（如时间、浓度等），高压n阱制备完成后制备高压PMOSp-型漂移区和高压NMOSn-型漂移区（表9.1中第三步），紧接着制备高压NMOSp-阱（表9.1中第四步），接下来工艺和标准低压CMOS工艺完全一致，只是高压PMOS栅氧化层要另外先做一次（表9.1中第八步），以达成耐压要求。表9.1中灰色第24及第8步是高压CMOS特有， 57及912步和1.2节说明标准低压CMOS工艺完全相同。经过这个步骤能够看到，新增高压管制造工艺全部是在低压CMOS电路制备前完成，所以只需将制备低压CMOS衬底表面用二氧化硅及氮化硅保护，就完全消除高压管制造工艺对低压CMOS影响。1.3.3 高压PMOS厚栅氧刻蚀在很多高低压兼容集成电路应用中，高压PMOS栅极往往需要和源极接相同驱动电压，即为高电压，这么高压PMOS栅氧厚度很厚，不能采取和低压CMOS电路相同栅氧化层，而需要另外单独制备一次。而且因为刻蚀时不仅存在于器件纵向，而且也存在于横向，所以这层厚栅氧化层就不能像标准低压CMOS薄栅氧化层一样作为源漏扩散自然阻挡层，而必需在源漏扩散之前把这层多出厚栅氧化层刻蚀掉。所以在制作高压PMOS管时需要在工艺制备中用一块专门掩膜版刻蚀此厚氧化层，然后再制备多晶硅栅。在制备多晶硅栅时，多晶硅栅光刻掩膜版必需和这块专门掩膜版套准，最终利用多晶硅栅自对准来制备源漏。不过因为套刻时肯定会存在套刻不准现象（因为精度等原因），从形式上分为图1.6(a)和(b)所表示左、右误差。 （a） (b)图1.6 (a) 左误差 (b) 右误差假如多晶硅栅光刻掩膜版套准出现左误差时就会造成高压PMOS栅被击穿，因为靠近源区栅氧化层很薄；假如多晶硅栅光刻掩膜版套准出现右误差时就会造成高压PMOS无法导通，因为源区边界到虚线之间沟道是无法导通。为了有效地处理这个问题，依据栅氧化层厚度不一样，能够采取以下两种方法：1） 多晶硅栅自对准刻蚀实践证实：假如栅氧化层厚度不是很厚（约70nm以下），刻蚀此氧化层不需要用一块专用掩膜版，而是充足利用多晶硅栅自对准优点，即先制备多晶硅栅，然后利用它自对准来刻蚀此厚氧化层，最终一样利用多晶硅栅自对准来制备源漏，具体工艺步骤示意图图1.7所表示，这种制备工艺很好地避免了套刻精度误差带来严重影响。图1.7 多晶硅栅自对准刻蚀HV-PMOS厚栅氧示意图 2） 增加p阱法在方法1）中，假如栅氧化层厚度很厚，那么采取这种方法就会引发很高台阶，这么轻易使铝引线发生断裂。所以能够在高压PMOS增加了一个p阱区。即在高压NMOSp阱制备同时在高压PMOS 制备一个p阱区，这么避免了增加掩膜版而带来生产成本提升。高压PMOS p阱区和厚栅氧相对物理位置很关键，这关键是有工艺厂家光刻精度及横向扩散相关，假如光刻精度为0.5m，p-well区结深为1m，则p-well区横向扩散为0.8m左右，那么厚栅氧光刻左边界和p-well区光刻右边界应重合0.2m。为预防左误差发生，高压PMOS多晶硅栅光刻左边界应缩进厚栅氧光刻左边界0.5m。多晶硅栅、厚栅氧和p-区之间光刻物理位置图1.8所表示。 图1.8 多晶硅栅、厚栅氧和p-区三者物理光刻图在工艺制备中，采取图1.8所表示结构能够克服前面所提到因为光刻所带来左、右误差。不管发生左误差还是右误差HV-PMOS全部能正常工作；同时这种结构又很好地降低了氧化层台阶高度，从而避免了铝引线断裂。高压PMOS最终可能出现左、右两种极限误差图1.9(a)和1.9(b)所表示，由此图能够看出，采取图1.8结构，即使出现图1.9所表示两种极限误差也能使高压PMOS管正常工作。 （a） (b)图1.9 (a) 实际最大左误差 (b) 实际最大右误差1.3.4高低压之间隔离 在高低压兼容CMOS集成电路中，高压之间和高低压之间隔离很关键，不然在高压之间、高压和低压之间信号就会相互串扰，假如隔离不好高压信号甚至会引发低压CMOS电路击穿烧毁。下面讨论一下三种常见隔离方法： PN结隔离、自隔离和介质隔离。1） PN结隔离即在衬底上进行局部高浓度P型杂质和高浓度N型杂质深层扩散，高浓度P型杂质层接低电平，高浓度N型杂质层接高电平，这么就形成了一个反偏PN结。因为PN结反偏下有很大电阻，从而起到隔离作用。低压CMOS器件之间、高低压区间常见PN结来隔离。但这种隔离方法缺点是在高温下隔离效果变差，使器件及电路工作性能降低。在图1.2中所表示高低压之间隔离就是采取这种方法。2） 自隔离MOS管含有自隔离特征：因为当MOS管导通时源区、漏区和源漏区之间沟道全部被耗尽区所包围，而耗尽区和衬底之间形成了高阻区从而形成隔离；当MOS管截止时，漏极和衬底之间PN结处于反偏，故漏区上高压又被耗尽区所隔离。在带有漂移区高压偏置栅MOS管及弱化表面电场结构LDMOS管常常采取这种方法进行隔离。但这种自隔离方法存在着以下缺点：（a） 高压管必需设计成环形结构，漏区在中间，并完全被栅区和源区包围。（b） 自隔离可用于集成多个输出MOS管，但必需采取共源连接方法。所以在LDMOS结构高压管中通常设计成图1.10所表示“跑道型”结构，这种结构优点是：（a） 能够增大曲率半径，提升LDMOS击穿电压.（b） 能够使LDMOS自隔离，不影响到其它器件工作性能。图1.10跑道型高压管结构3) 介质隔离伴随高压CMOS集成电路工作电压、电流深入提升，大电流噪声将大大增加，常常会引发同一块芯片内其它电路误动作，而此时因为器件温度较高，PN结隔离通常难以达成理想效果。而介质隔离在高温下仍可保持很好隔离特征，能够大大改善整个CMOS集成电路工作性能。介质隔离通常是硅片直接键合形成介质隔离或采取电解质隔离，这种隔离技术难度大，成本高，在基于SOI材料制备CMOS集成电路中，通常采取介质隔离方法进行隔离。 在高低压兼容CMOS工艺中，进行版图设计时高压区和低压区应显著隔离开，以免相互之间串扰，现在常见而比较有效方法是在高压区和低压区之间隔开一定距离并设计两个保护环：一个为地环，另一个则为电源环，以满足隔离需要。