基于IP的低功耗技术的研究和应用_焦榆桓.pdf

20 集成电路应用 第 40 卷 第 1 期（总第 352 期）2023 年 1 月 Research and Design 研究与设计0 引言 随着超大规模集成电路的发展，数字芯片规模从几十个元器件扩大到几十亿个元器件，规模的扩大使得芯片对功耗要求也越来越高，低功耗技术在芯片设计中也越来越重要。本文对目前国内外的低功耗技术进行了研究，N Arumugam等人1提出一种名为SAPON(堆叠排列的晶体管)的技术，利用各种COMS电路来实现，可以有效降低电路功耗。Hailong Jiao等人2提出了一种基于传统的主从触发器的DREE-Lite电路，可以实现低泄漏保存休眠模式，提供了简单节能的模式转换。Gyounghwan Hyun等人3还提出了一种为电源门控分配状态存储器的基于集合的算法，从而进一步提出一种新的2-bit MBRFF设计。本文提出的改进原有的寄存器电路，使其成为位于双电源域的保持寄存器，在电源门控状态时，保存寄存器状态，极大程度降低功耗。本文研究的无控制引脚的Live-Slave保持寄存器，在面积上与普通寄存器最为接近，在降低功耗方面，效果显著。1 低功耗设计方法多阈值电压技术。在芯片中，由于不同模块的工作速度不同，相比于外围模块，核心模块的工作速度更快，功耗更大4。因此，在芯片设计中，为了避免不必要的功耗损失，我们将工作速率不同的模块连接到不同的电压上，从而实现功耗的降低。门控时钟技术。在数字电路中，时钟开关引起的动态功耗占芯片功耗的很大一部分，原因是电路在处于空闲模式时，虽然这些电路不工作，但依旧会消耗功率，因为时钟仍然在工作，而时钟的翻转会使得动态功耗升高。因此，关闭时钟是最直接有效地降低功耗的方法。时钟门控技术可以在不使用该时钟的情况下，关闭时钟，从而有效降低动态功耗。电源门控技术。与门控时钟门控类似，当模块处于空闲状态时，即在此模式下电路状态不会发生改变。因此，在芯片设计时，当电路或者模块处于空闲状态时，通过某些方式将其电源关断，从而保证电路在最小的功耗水平下工作。模块断电后，模块内部的寄存器也会失去其状态，为了保证模块唤醒时能正常工作，以前采用的方法是在进入睡眠状态之前将寄存器的值保存起来，在退出睡眠状态时恢复寄存器的值。这种方法由于保存/恢复延迟而使某些模块无法使用电源门控，导致功耗的浪费。但现在使用保持寄存器可以有效解决这个问题。如今，电源门控和门控时钟是最常见的两种降低功耗的技术，本文主要采用门控时钟和电源门控相结合的方法，这两种方法的组成在控制逻辑和与之相关的功率、面积方面存在一些挑战。2 电路结构在传统的电源门控模块中，存在ONOFF域（开关电源域）和AON域（常开电源域），其中ONOFF域中的所有标准单元在模块进入电源门控状态时都会断电，AON域中的所有标准单元在模块进入电源门控状态时保持通电。状态保留触发器是驻留在 ONOFF 域中，但具有双电源（ONOFF、AON）的触发器，因此能够在 ONOFF 域断电时保作者简介：焦榆桓，西安电子科技大学；研究方向：低功耗技术。收稿日期：2022-12-01；修回日期：2022-12-23。摘要：阐述低功耗技术在集成电路中的应用，提出将现有寄存器电路改进成带有保持寄存器的电路，对电源域的划分进行调整，使用UVM寄存器模型进行验证，寄存器电路的改进降低芯片功耗。关键词：低功耗技术，电路设计，寄存器，模型验证。中图分类号：TN402 文章编号：1674-2583(2023)01-0020-03DOI：10.19339/j.issn.1674-2583.2023.01.007文献引用格式：焦榆桓.基于IP的低功耗技术的研究和应用J.集成电路应用,2023,40(01):20-22.基于IP的低功耗技术的研究和应用焦榆桓（西安电子科技大学，陕西 710126）Abstract This paper describes the application of low power technology in integrated circuits,proposes to improve the existing register circuit into a circuit with holding registers,adjust the division of power domain,use the UVM register model for verification,and improve the register circuit to reduce chip power consumption.Index Terms low power technology,circuit design,register,model verification.Study and Application on Low Power Consumption Technology Based on IP JIAO Yuhuan(Xian University of Electronic Science and Technology,Shaanxi 710126,China.)集成电路应用 第 40 卷 第 1 期（总第 352 期）2023 年 1 月 21Research and Design 研究与设计持状态。从锁存器由AON电源域供电，而主锁存器由ONOFF电源域供电。因此，当ONOFF域断电时，只有一半的触发器保持常开状态，节省了空闲功耗。同时为了保证模块在进入电源门控状态时，保持寄存器不会损坏，采用门控时钟技术，对时钟进行限制，保证寄存器的时钟在电源门控状态时一直为0，确保寄存器不会丢失其状态。本文采用的Live-Slave保持寄存器电路，与其他的电路结构相比，对电路的改动较小，面积增加较少。保持寄存器电路如图1，在传统的主从触发器的基础上进行改进。从锁存器采用高阈值电压的晶体管，能够最大程度减小漏电流。其次，从锁存器中背靠背连接的反相器，无论在活动模式还是睡眠模式下都保持通电。因此，从锁存器可以在电源门控状态时用于数据保存，缩短唤醒延迟。如图1所示，当内部时钟“clkbb”为低电平，反相“clkb”为高电平时，主锁存器对输入值进行采样。主锁存器使用低阈值电压的晶体管来改善建立和保持特性，从锁存器在内部时钟的交替相位上对主锁存器的输出进行采样，然后是反相缓冲级。最后一个反相器根据不同的驱动强度采用不同的晶体管尺寸实现。在时钟电路中插入一个与门，实现在电源门控期间强制关闭时钟，防止保持寄存器状态丢失。改进的保持寄存器进行模式转换的时序图如图2所示，在活动模式下，隔离信号iso_clampn为逻辑1，在从活动模式过渡到睡眠模式时，首先需要将隔离信号iso_clampn与IP的时钟信号ip_clk进行同步。对IP的时钟进行门控，将时钟信号ip_clk_gated控制为逻辑0，同时寄存器停止对输入端进行采样。为了防止保持时间和建立时间不足的问题，当隔离信号传递到ONOFF模块之前，关闭和打开IP时钟ip_clk_gated应与隔离信号至少有两个周期的延迟。需要注意的是，由于同步器位于ONOFF域，在进入睡眠模式后会失去电源和状态，同步器会在退出睡眠模式时运行时钟来重置状态。3 寄存器验证使用UVM寄存器验证模型，通过前后门访问相结合的方法对寄存器进行验证。UVM会根据DUT中的寄存器模块生成属于验证环境的寄存器模型，寄存器模型可以抽象出一个层次化的寄存器列表。利用寄存器模型，可以有两种访问寄存器的方式，即前门访问和后门访问。前门访问是通过总线实现物理时序访问，相当于真实的物理操作。与前门访问不同，后门访问是利用UVM DPI将寄存器的操作直接作用到DUT内的寄存器变量上，而不是通过物理总线访问。由于ONOFF域在进入电源门控状态时断电，为保证退出电源门控状态时电路正常工作，要对位于ONOFF域的寄存器进行检查，确保其在进入PowerGating前的值与退出PowerGating后的值保持一致。采用UVM寄存器模型进行验证，寄存器模型验证有多种方式。本文采用UVM提供的mirror函数进行寄存器验证，mirror()函数用于读取DUT中寄存器的值并将它们更新到寄存器模型中，该函数有多个参数，其中参数check的可选值为UVM_CHECK和UVM_NO_CHECK，主要用于检查DUT中寄存器的值与寄存器模型中的镜像值是否一致。它在本文中有两种应用场景：一是在进入Power Gating之前，调用mirror()方法从后门访问寄存器的值，更新寄存器模型的值，使其与DUT中寄存器的值保持一致，此时使用的是UVM_NO_CHECK；二是退出Power Gating之后，再次调用mirror()函数从后门访问寄存器，检查DUT中寄存器的值与寄存器模型中的镜像值是否一致，若不一致则会报错，此时使用的参数是UVM_CHECK。同时，为了防止在断电期间，DUT中寄存器的值发生改变，从而导致唤醒后与睡眠之前的值不一致，我们需要采用UVM寄存器模型的预测机制。预测机制保证寄存器模型实时与RTL寄存器同步。需要的两个关键组件：Adapter和Predictor。Adapter为适配器，它的作用是寄存器访问事务和总线事务的相互转换。寄存器访问事务对数据的封装格式相对固定，一般包含读写类型、地址、数据等。而总线事务则根据不同的总线协议会有所不同。因此，Adapter扮演了中间做事务转换的角色，其主要实现的函数为reg2bus和bus2reg。Predictor为预测器，预测方式分为两种：隐式预测和显式预测。隐式预测是指用户使用寄存器模型中自带的predict函数，使能predict函数后，如果在测试用例中改变寄存器的值，那么predict会自动捕捉并更新寄存器模型中的值。显式预测是基于UVM提供的基类uvm_reg_predictor实现的，主要通过monitor监测总线事务，当捕捉到改变寄存器值的总线事务时，直接传递给Predictor，图1 保持寄存器电路图图2 时序逻辑图22 集成电路应用 第 40 卷 第 1 期（总第 352 期）2023 年 1 月 Research and Design 研究与设计Predictor将其发送到Adapter转换为寄存器事务，然后根据寄存器模型根据memory map找到寄存器并更新相应的值。与隐式预测相比，显式预测是从总线上捕获寄存器事务，不会遗漏任何寄存器的改动，因此，本文采用的是显式预测的方式，图3所示为显示预测流程图。4 仿真结果与分析本文采用的Live-Slave保持寄存器在面积和功耗方面是具有一定优势的。首先，在面积上，本文采用的Live-Slave保持寄存器在触发器标准单元内没有任何附加组件，没有额外的闩锁，与双控制引脚的保持寄存器相比（表1所示），对电路的改动较少，并且，Live-Slave保持寄存器在面积方面与普通触发器相当。在功耗方面，使用PowerArtist对IP的RTL进行功率分析，以及设计精化、矢量和时钟活动分析、平均和基于时间的功率分析，生成有用的功率分析报告。如表2所示，对于同一个模块来说，加入保持寄存器使其总功耗降低了30.52W。如图4所示，通过动态电容来分析动态功耗，可以看到，改进为保持寄存器后，IP的动态功耗有明显的降低。5 结语改进后的寄存器电路，虽然面积有所增加，但显著降低了功耗，解决了一些模块因为保持/恢复延迟无法使用电源门控的问题。同时，也极大地降低了AON域的在布局时的路由问题，提高了利用率并且缓解了阻塞问题。参考文献1 N.Arumugam,M.Shakthi Priya,S.S u b r a m a n i a n.S A P O N a p p r o a c h:A new technique for Low Power VLSI DesignC.2021 IEEE 2nd International Conference on Applied Electromagnetics,Signal Processing,&Communication(AESPC),2021:1-6.2 H.Jiao,Z.Zhang.A Compact Low-Power Data Retention Flip-Flop with Easy-Sleep ModeC.2020 IEEE International Symposium on Circuits and Systems(ISCAS),2020:1-5.3 G.Hyun,T.Kim.Allocation of Multibit Retention Flip-Flops for Power Gated Circuits:Algorithm-Design Unified ApproachJ.IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2021,40(5):892-903.4 郭涛,张修钦,罗军,张晓晨,杨斌.一种基于SoC的低功耗设计J.集成电路应用,2018,35(07):22-24.图3 显示预测流程图图4 动态功耗数据图表2 功率分析报告表1 仿真对比