数电实验讲义.doc

个人收集整理 勿做商业用途第一部分实验教学部分基本原理实验实验一门电路逻辑功能测试及应用一、 实验目的1.熟悉数字电路学习机和双踪示波器的使用方法；2.熟悉门电路的逻辑功能；3.掌握TTL门电路、CMOS门电路功能及外特性的测试方法;4。掌握基本集成逻辑芯片的正确使用与应用。二、 实验器材1.数字电路学习机1台2.双踪示波器1台3。万用表1台4。集成芯片74LS00四2输入TTL与非门1片74LS02四2输入TTL或非门1片TC4011四2输入COMS与非门1片5.010K电位器1只6.导线若干三、 预习要求1.了解数字电路学习机和双踪示波器的使用方法（见附录）；2。熟悉所用集成芯片的引线位置及各引线用途；3.复习门电路工作原理及相应逻辑表达式；4。复习门电路主要特性及参数的意义。四、 实验内容及步骤实验前按学习机使用说明书先检查学习机电源是否正常，然后选择实验用的集成芯片，按自己设计的实验接线图接好连线,特别注意VCC及地线不能接错。线接好后经实验指导老师检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。1.测试门电路的逻辑功能分别将集成芯片74LS00、TC4011、74LS02插入面包板，接好VCC和地线，输入端接S1S8（电平开关输出插口）任意两个，输出端接电平显示发光二极管（D1D8)任意一个，列出各自的真值表，写出逻辑表达式。（集成芯片引脚图见图19、图1-10、图111)2.TTL门电路(74LS00）主要参数的测试(1）输出高电平VOH与输出低电平VOL的测定.VOH是指输入端有一个或一个以上为低电平时的输出高电平值，其测试图如图11所示。VOL是指输入端全部接高电平时的输出低电平值,其测试图如图12所示.（2）输入短路电流IIS的测定。IIS是指输入端有一个接地，其余输入端接高电平（或TTL门输入端的开路）时，流入接地输入端的电流。有时也把VI=0时的输入电流叫输入短路电流IIS。分别按图1-3（a）、（b）所示测量IIS，分析两种情况下测定的IIS值，你认为结果是否合理，为什么？（3）高电平输入电流IIH的测定。IIH-是指输入端有一个接高电平，其余输入端接低电平(接地)时，流入该输入端的电流。 图11VOH的测试电路 图1-2VOL的测试电路 （a） (b）图13IIS的测量电路分别按图14（a）、（b)所示测量IIH，分析两种情况下测定的IIH值是否合理，为什么? （a) (b）图1-4IIH的测量电路3.电压传输特性的测量(1)TTL与非门的电压传输特性的测试.TTL与非门的电压传输特性测试电路图如图1-5所示，改变电位器W的中心抽头的位置，使输入电压VI按表11变化，用万用表测出每个VI对应的VO的大小，填入表1-1中，并在坐标纸上画出电压传输特性曲线.图15电压传输特性测试电路表1-1TTL与非门的电压传输特性的测试VI（V）0。00。20。40.60。80。91。01.11。21。31.52。02。53.03.5VO（V)(2）CMOS门电路的电压传输特性的测试。将集成芯片按图15接线，输入电压VI按表12的大小变化，测出对应的VO值的大小，填入表12中，并用坐标纸画出电压传输特性曲线。表12CMOS与非门的电压传输特性的测试VI(V）0.00.51。01。41。72。02。32。42.52.62.72.83.04。05.0VO（V）4.CMOS门电路平均传输时间的测量用一片TC4011按图16接线，输入电压VI接学习机上的连续脉冲，选择合适的连续脉冲的频率,用双踪示波器观察并记录输入、输出相位差（记录VIVO波形)，计算每个门的平均传输延迟时间的值.图1-6CMOS门电路平均传输时间测量电路5.利用逻辑门控制输出（1）利用与非门控制输出。用一片74LS00按图17接线，在X输入端输入连续脉冲，在S输入端分别加低电平“0”和高电平“1”时，用示波器分别观察输出端Y的波形，将结果填入表13中，讨论S对输出脉冲的控制作用。表13与非门控制输出输入X输出Y(S=0时）输出Y(S=1时）图1-7与门控制输出（2）利用或非门控制输出。用一片74LS02按图18接线，在X输入端输入连续脉冲时，在S输入端分别加低电平“0”和“1”时,用示波器分别观察输出端Y的波形,将结果填入表1-4中，讨论S对输出脉冲的控制作用。表14或非门控制输出输入X输出Y（S=0时)输出Y(S=1时）图1-8或非门控制输出6.门电路的应用：半加器如果不考虑进位，将两个一位二进制数相加，称为半加。实现半加运算的电路叫做半加器，它的真值表如表1-5所示，试用74LS00（或CT4011）实现半加和Sn电路，画出逻辑电路图.表1-5半加器真值表AnBnSn000011101110五、 实验报告要求及讨论1.按各步骤要求填表并画逻辑图.2。回答问题:(1）怎样判断门电路逻辑功能是否正常？(2）与非门和或非门一个输入接连续脉冲,其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？（3）异或门又称可控反相门,为什么？(4）CMOS门电路的多余输入端能否悬空,为什么？ 图1-974LS00的外引脚图 图1-10TC4011的外引脚图图1-1174LS02的外引脚图实验二组合逻辑电路的设计与化简一、 实验目的1。掌握组合逻辑电路的设计与化简方法；2.掌握用基本集成芯片设计组合电路的方法。二、 实验器材1。数字电路学习机1台2.集成芯片74LS00四2输入TTL与非门1片TC4011四2输入CMOS与非门1片74LS10三3输入TTL与非门1片74LS86四2输入异或门1片3。导线若干三、 预习要求1.了解实验所需集成芯片的引脚功能；2.复习组合逻辑电路设计与化简的方法；3.完成各实验内容中的原理电路图。四、 实验内容及步骤1。用最少的2输入与非门实现下列逻辑函数，画出逻辑电路图，并用实验验证。F1（A，B，C，D）=m（0，1，2,3，4,5，10,11，14，15)F2(A,B，C,D）=ABC（AB+CD+AD)2.设计一表决电路。某三人参加会议,对某项提案进行表决,如果同意，就按下桌前的按钮，用逻辑“1”表示，如果不同意,就不按，用逻辑“0表示。如果三人中有两人或两人以上同意,提案就通过，用逻辑“1”表示，否则就不通过,用逻辑“0”表示。试用74LS00、TC4011各一片实现上述功能。3.设计一数据选择电路，要求为三选一，用74LS00、TC4011和74LS10各一片来实现。4。利用74LS86设计四输入变量的奇偶校验电路，若输入“1”的个数为偶，则输出为“0”,否则为“1”。（集成芯片的引脚图见图21、图2-2） 图2174LS10的引脚图 图2-274LS86的引脚图五、 实验报告要求与讨论1。根据题目要求，写出化简过程，画出设计逻辑电路图。2.说明实验过程中出现故障的原因及排除方法。3.思考题：有同学用完好的74LS12（OC门)代替74LS10组装实验电路,发现无输出，试分析原因，74LS12引脚排列与74LS10相同。实验三译码器、数据选择器和加法器一、实验目的1。掌握中规模集成电路74LS138、74LS151和74LS283的逻辑功能及其测试方法；2。掌握用中规模集成电路设计组合逻辑电路的方法。二、 实验器材1。数字电路学习机1台2.集成芯片74LS1383线-8线译码器1片74LS1518选1数据选择器1片74LS2834位二进制超前进位全加器2片74LS00四2输入TTL与非门2片3.导线若干三、 预习要求1。了解74LS138、74LS151和74LS283的工作原理、引脚图、逻辑功能及使用方法；2。复习用中规模集成电路设计组合逻辑电路的方法；3.根据实验内容的要求画出原理电路图.表3-174LS138功能表输入输出使能选择G1 G2A G2BA B CX H XX X XH H H H H H H HX X HX X XH H H H H H H HL X XX X XH H H H H H H HH L LL L LL H H H H H H HH L LL L HH L H H H H H HH L LL H LH H L H H H H HH L LL H HH H H L H H H HH L LH L LH H H H L H H HH L LH L HH H H H H L H HH L LH H LH H H H H H L HH L LH H HH H H H H H H L四、 实验内容及步骤1。译码器、数据选择器、加法器的逻辑功能测试(1）译码器功能测试。本实验采用的中规模集成电路74LS138是一个3线-8线译码器。其功能表如表31所示,其引脚见图3-1,按表31逐项测试74LS138的逻辑功能。（2）数据选择器功能测试.本实验采用的中规模集成电路74LS151是一个八选一数据选择器，其引脚图见图32所示，功能表如表32所示，按表32逐项测试74LS151的逻辑功能。表3-274LS151功能表 输入输出选择选通YWABCS 0000010100111001011101111000000000 1D0D1D2D3D4D5D6 D7 图3174LS138的引脚图 图3274LS151的引脚图 图3-374LS283的引脚图(3）加法器的逻辑功能测试。本实验采用的74LS283是四位超前进位全加器，A4A3A2A1和B4B3B2B1为两个四位二进制加数输入端，C0为低位进位输入，4321为和数输出，C4为总进位输出。其引脚图见图33。按表3-3所给的数进行测试,将结果填入表中。表3374LS283加法器逻辑功能测试输入输出C0/C0A4 A3 A2 A1B4 B3 B2 B14/43/32/21/1C4/C40/10 0 0 01 0 0 00 1 1 11 0 0 10 1 0 11 0 0 11 0 1 10 0 1 12。用译码器、数据选择器实现逻辑函数(1）用74LS138实现下列函数，必要时可附加一片74LS00。F（A,B，C)=m（1，2，3，4，5）（2）用74LS151实现下列函数.F（A,B,C）=m(1，3，5，6，7）3.设计BCD码加法器用两片74LS283设计一BCD码加法器,必要时可附加2输入与非门。画出原理电路图,用实验验证，并记录实验结果。填入表3-4中，其中D13D12D11D10和D23D22D21D20为加法器的输入，D4为加法器的进位输出，D3D2D1D0为加法器的输出.表3-4BCD码加法器D13D12D11D10D23D22D21D20D4D3D2D1D0D13D12D11D10D23D22D21D20D4D3D2D1D00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 0 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1五、 实验报告要求与讨论1。整理实验数据、图表并对实验结果进行分析讨论。2.思考题：试设计一个四位二进制求补码的电路。实验四集成触发器一、 实验目的1。熟悉基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能；2。熟悉触发器逻辑功能相互转换的方法;3.了解触发器脉冲工作特性。二、 实验器材1。数字电路学习机1台2。双踪示波器1台3。集成芯片74LS00四2输入TTL与非门1片74LS74双D(TTL）触发器1片74LS112双JK（TTL）触发器1片4。导线若干三、 预习要求1.了解实验所需集成芯片的引脚和功能;2。复习触发器的逻辑功能及相互间转换的方法；3.完成实验中要求的原理电路图的设计。四、 实验内容及步骤集成芯片介绍74LS74为带异步置位和复位的上升沿触发的双D型TTL触发器，它的外引脚图见图41所示。74LS112为带异步置位和复位的下降沿触发的双JK型TTL触发器，它的外引脚图见图42所示。 图4174LS74的引脚图 图4274LS112的外引脚图 1。基本RS触发器逻辑功能测试（1）用两个与非门接成如图43所示的基本RS触发器电路，按表4-1的顺序在、端加信号，观察并记录Q、的状态，将结果填入表中，并说明在各种输入状态下，触发器执行的是什么功能？（2）当、都接低电平时，观察Q、端的状态,当、同时由低电平跳为高电平时,注意观察Q、的状态，重复几次，以正确理解“不定”状态的含义。（注：、接同一逻辑电平开关才能满足“同时”的要求.）表4-1基本RS触发器逻辑功能测试 Q逻辑功能0 00 11 01 1图4-3基本RS触发器2。集成D触发器的逻辑功能的测试(1）用学习机上的单次脉冲作CP脉冲加入74LS74 D触发器的CP端，观察并记录Q、的状态，填入表4-2中.表42D触发器的特性表PR、CLRCPDQnQn+101011001110011010或101（2）令=1,将D和端相连，CP端加连续脉冲，用双踪示波器观察并记录Q和相对于CP的波形，记录于图44中。图44D触发器时序3。集成JK触发器逻辑功能的测试(1）用学习机上的单次脉冲作CP脉冲加入74LS112 JK触发器的CP端，观察并记录Q、的状态，自行设计并填写JK触发器的特性表。（2）令=1，J=K=1，CP端加连续脉冲,用双踪示波器观察并记录Q和相对于CP的波形，记录于图45中。图4-5JK触发器时序4。实现下列触发器逻辑功能的转换,写出转换过程，并画出电路图,用实验验证。(1）将D触发器转换成JK触发器。（2)将D触发器转换成T触发器.（3）将JK触发器转换成D触发器.(4）将JK触发器转换成T触发器.五、 实验报告要求及讨论1。整理实验数据、图表并对实验结果进行分析讨论.2。实验内容中各种触发器的转换过程及原理图必须明确表示出来.3。总结各类触发器的特点.实验五时序逻辑电路分析、设计与测试一、实验目的1。进一步熟悉时序逻辑电路的分析方法；2。掌握时序逻辑电路的测试方法；3.熟悉脉冲型同步时序电路的设计与测试方法；4.熟悉脉冲型异步时序电路的设计与测试方法。二、实验器材1。数字电路学习机1台2.双踪示波器1台3。万用表1台4集成芯片74LS112双JK（TTL）触发器2片74LS74双D（TTL）触发器2片74LS20双四输入TTL与非门2片74LS00四2输入TTL与非门2片5.导线若干三、预习要求1.复习时序逻辑电路的分析、设计及测试方法；2。了解常用集成芯片的功能。四、实验内容及步骤（一）实验原理1。时序逻辑电路的分析与测试对时序逻辑电路的测试，可在CP端加入合适的脉冲信号，然后观察各单元部件之间的配合是否满足要求。例如，对图5-1所示3位二进制异步加法计数器的测试，可以采用以下几种方法:图5-1计数器的测试电路(1）用示波器观察波形。在计数器的CP端加入1KHz的脉冲信号，然后用示波器分别测试脉冲信号CP的波形及计数器的输出端Q0、Ql、Q2的波形。（2)用0l（LED管）显示器显示二进制数。在计数器的CP端加入1Hz的脉冲信号，然后用0-1(LED管）显示器观察计数器的输出端Q0、Q1、Q2状态的变化。（3）用数码管显示。在计数器的CP端加入1Hz的脉冲信号，将计数器的输出端接至字符译码器,译码器的输出接至数码管,由数码管可以显示计数器CP端输入脉冲的个数。2。时序逻辑电路的设计时序电路的设计，就是根据给定的逻辑关系，求出满足此逻辑关系的最简单的逻辑电路图。时序电路的设计一般按以下几个步骤进行：(1）分析给定的逻辑关系，确定输入变量和输出变量，建立状态表或状态图。（2）状态化简，即合并重复状态，以得到最简单的状态图.(3)状态分配，即状态编码，对每个状态指定一个二进制编码。(4)确定触发器的个数和类型,求出输出方程、状态方程和驱动方程，并检查能否自启动，若不能,则需对电路方程进行修改.（5)根据输出方程、状态方程和驱动方程画出逻辑图.由于时序电路有同步时序电路和异步时序电路两种类型，在处理设计步骤的时候，对于异步时序逻辑电路，在把状态图转换成卡诺图进行化简时，除了可以把无效状态当作约束项处理外，对于某个触发器的次态来说没有时钟脉冲的电路状态也可以当作约束项处理，这样可以得到更简化的逻辑图。当时序电路中存在无效状态时，必须考虑电路的自启动问题，即考虑那些无效状态能否在时钟脉冲作用下自动进入到工作循环中来。任何一个系统在工作过程中会不可避免地受到各种干扰,在受到外界干扰时，电路可能会进入无效状态.如果电路是自启动的，则经过若干时钟周期后,电路一定能自动回到工作循环中。若电路不能自启动，一旦进入某些无效状态，电路便无法恢复正常工作。(二)实验内容及步骤1。时序逻辑电路的分析与测试（1）异步计数器图52是一异步二进制加法计数器，按图接线，由CP端接连续脉冲，用示波器观察并记录CP、Q1、Q2、Q3、Q4的波形。图5-2异步二进制加法计数器（2）同步计数器图5-3是由4位JK触发器和两个与非门组成的同步十进制加法计数器，CP是输入计数脉冲，C是向高位进位的输出信号.按图接线，CP输入单次脉冲，Q1Q2Q3Q4接发光二极管，记录各触发器的状态.图53同步十进制加法计数器注：JK触发器是单端输入，若图53是采用多输入端，应考虑加与非门。将图5-3中的各触发器的初始状态置成1110,记录各触发器的输出状态，观察计数器能否正常工作,分析原因。2。时序逻辑电路的设计（1）异步计数器的设计利用集成电路芯片74LS112设计一个三位异步二进制减法计数器，画出逻辑电路图，用实验验证。(2）同步计数器的设计利用集成电路芯片74LS112设计一个同步五进制加法计数器,画出设计电路图，用实验验证.（3）顺序脉冲发生器的设计试用D触发器设计一个能自启动的环形计数器，电路的输出Q1Q2Q3Q4为一组顺序脉冲。试自行设计电路，完成电路的连接,测试电路的功能，必要时可附加与非门.五、实验报告及讨论1.画出实验内容要求的波形及记录表格。2。总结时序逻辑电路的特点.3。时序逻辑电路设计必须写出每步实验的设计步骤.4.思考题：设计同步计数器时，怎样确定电路的状态编码？集成芯片介绍集成芯片74LS20是双四输入TTL与非门，其引脚图见图5-4所示。图5474LS20的引脚图实验六集成计数器及寄存器一、实验目的1.熟悉集成计数器逻辑功能和各控制端作用;2。掌握计数器使用方法.二、实验器材1。数字电路学习机1台2.双踪示波器1台3.集成芯片74LS90十进制计数器2片74LS00四2输入TTL与非门1片4。导线若干三、预习要求1.复习集成计数器的工作原理;2。了解74LS90的引脚和功能；3.完成实验中原理电路图的设计。四、实验内容及步骤1.集成计数器74LS90功能测试74LS90是二五十进制异步计数器。逻辑简图如图6-1所示.图6-174LS90逻辑图74LS90具有下述功能：直接置0(R0（1)R0（2）=1），直接置9（S9(1)S9（2）=1）；二进制计数（CP1输入QA输出）；五进制计数（CP2输入QDQCQB输出）；十进制计数（两种接法如图6-2（A）、（B)所示）.按芯片引脚图分别测试上述功能，并填入表61、表6-2、表63中。(A)十进制 （B）二五混合进制图6-2十进制计数器表6-1功能测试表R0（1）R0（2）S9（1）S9(2）输 出QDQCQBQA功 能HHLXHHXLXXHHXLXLLXLXLXXLXLLX计数输 出QAQDQCQB0123456789计数输 出QDQCQBQA0123456789表6-2二五混合进制 表63十进制 2.计数器级连分别用2片74LS90计数器级连成二-五混合进制、十进制计数器.（1）画出连接电路图；(2)按图接线，并将输出端接到数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。(3）画出四位十进制计数器连接图并总结多级计数级连规律。3。任意进制计数器设计方法采用脉冲反馈法（称复位法或置位法）,可用74LS90组成任意模（M）计数器。采用复位法,即计数计到M异步清零；采用置位法,即计数计到M1异步清零。当实现十以上进制的计数器时可将多片级连使用,输出为8421BCD码。（1）设计一个六十进制计数器并接线验证；（2）将输出接到LED显示器上验证；（3)记录上述实验各级同步波形。五、实验报告及讨论1。整理实验内容和各实验数据。2。画出实验内容1、2所要求的电路图及波形图.3.总结计数器使用特点.实验七脉冲产生与整形一、 实验目的1。掌握555时基电路的结构和工作原理，学会对此芯片的正确使用；2.学会分析和测试用555时基电路构成的多谐振荡器，单稳态触发器,R-S触发器等三种典型电路.二、 实验器材1.数字电路学习机1台2。双踪示波器1台3。集成芯片NE556(或LM556,5G556等）双时基电路1片二极管1N41482只电位器22K，1K2只电阻、电容若干扬声器1个4.导线若干三、 预习要求1。复习555集成定时器的工作原理；2.分析各实验电路的工作原理，画出待测各点的理论波形;3.求出单稳态触发器电路的TW和f的理论值；4。求出多谐振荡器电路的TW和f的理论值.四、实验内容及步骤表7-1555时基电路功能THOUTDISXXLL导通VCCVCCHL导通VCCVCCH原状态原状态VCCVCCHH关断1。555时基电路功能测试本实验所用的555时基电路芯片为NE556，同一芯片上集成了二个各自独立的555时基电路，图中各管脚的功能简述如下：TH高电平触发端:当TH端电平大于2/3VCC，输出端OUT呈低电平，DIS端导通。低电平触发端:当端电平小于1/3VCC时,OUT端呈现高电平,DIS端关断。复位端：=0，OUT端输出低电平，DIS端导通。VC控制电压端：VC接不同的电压值可以改变TH、的触发电平值.DIS放电端：其导通或关断为RC回路提供了放电或充电的通路。OUT输出端.芯片的功能如表71所示（NE555芯片引脚见附录）,引脚如图7-1所示,功能简图如图72所示。(1)按图7-3接线,可调电压取自电位器分压器。(2)按表7-1逐项测试其功能并记录.图71时基电路556引脚图 图72时基电路功能简图2.555时基构成的多谐振荡器电路如图74所示。（1）按图接线。图中元件参数如下：R1=15KR2=5KC1=0。1F(4.7F） C2=0.01F（2）用示波器观察并测量OUT端波形的频率。和理论估算值比较，算出频率的相对误差值.(3)若将电阻值改为R1=15K，R2=10 K,电容C不变，上述的数据有何变化？（4）根据上述电路的原理，充电回路的支路是R1R2C1,放电回路的支路是R2C1，将电路略作修改,增加一个电位器RW和两个引导二极管，构成图7-5所示的占空比可调的多谐振荡器。 图73测试接线图图74多谐振荡器电路其占空比q为 改变RW的位置，可调节q值。合理选择元件参数（电位器选用22K),使电路的占空比q=0.5。调试电路,测出所用元件的数值，估算电路的误差。 图7-5占空比可调的多谐振荡器电路图7-6单稳态触发器电路3.555构成的单稳态触发器实验如图7-6所示。（1）按图7-6接线,图中R=10K，C1=0.01F，VI是频率约为5KHZ左右的方波时，用双踪示波器观察OUT端相对于VI的波形,并测出输出脉冲的宽度TW。（2）调节VI的频率,分析并记录观察到的OUT端波形的变化.（3）若想使TW=11S，怎样调整电路？测出此时各有关的参数值。4.555时基电路构成的R-S触发器实验如图7-7所示。（1)先令VC端悬空，调节R，端的输入电平值，观察VO的状态在什么时刻由0变1,或由1变0？(2）若要保持VO端的状态不变,用实验法测定R，端应在什么电平范围内？整理实验数据,列成真值表的形式。和R-S触发器比较，逻辑电平、功能等有何异同？（3）若在VC端加直流电压VC-V并令VC-V分别为2V、4V时，测出此时VO状态保持和切换时R、端应加图77RS触发器电路 的电压值是多少？试用实验法测定。5。用556定时器构成施密特触发器。自己选择元件参数，画好电路图，并根据电路图接好电路.输入1kHz的正弦电压,对应画出输入电压和输出电压的波形。然后将电压控制端外接1。55V的可调电压，观察输出脉冲宽度的变化情况。将输入改为1M1z的锯齿波电压,重复步骤，归纳影响输出波形的因素。6.用两片556设计一个救护车音响电路，参考电路如图7-8所示。用示波器观察两片556的输出波形,同时试听扬声器声响。7.时基电路使用说明556定时器的电源电压范围较宽，可在+5+16V范围内使用（若为CMOS的555芯片则电压范围在+3+18V内）。电路的输出有缓冲器，因而有较强的带负载能力，双极性定时器最大的罐电流和拉电流都在200mA左右,因而可直接推动TTL或CMOS电路中的各种电路，包括能直接推动蜂鸣器等器件。本实验所使用的电源电压VCC=+5V。图7-8救护车音响电路五、实验报告及讨论1.按实验内容各步要求整理实验数据。2。画出实验内容3中的相应波形图。3。总结时基电路基本电路及使用方法。实验八D/A、A/D转换一、 实验目的掌握D/A与A/D转换的工作原理和典型DAC、ADC的使用方法.二、 实验器材1。数字电路学习机1台2.MF10型万用表1台3.集成芯片DAC08328位D/A转换器1片ADC08098位A/D转换器1片LM324通用运算放大器1片4。电位器1只5。导线若干三、 预习要求1。复习D/A和A/D转换的工作原理，了解DAC0832和ADC0809的工作原理和使用方法;2.计算出实验表格中的转换理论值并填入表中。四、 实验内容及步骤1。D/A转换DAC0832是一个8位的CMOS集成电路D/A转换器，其内部电路结构如图81所示。它由8位输入寄存器、8位DAC寄存器、8位D/A转换器及逻辑控制单元等功能部件所组成.其中8位D/A转换器是核心部件,它的内部采用了256级的倒T型R-2R电阻译码网络,由CMOS电流开关电路控制基准电压UREF提供给电阻网络的电流来进行D/A转换，因此转换速度较快。两级寄存器也可以进一步提高D/A转换的速度，因此当DAC寄存器在进行输出时，8位输入寄存器可以接收新的数据。DAC0832的各引脚功能如下:1脚，片选端，低电平有效.-2脚,写输入端1，低电平有效。它与和ILE信号一起共同用来选通输入寄存器。AGND3脚，模拟地。D0D37、6、5、4脚，低4位数据输入端。D4D716、15、14、13脚，高4位数据输入端.UREF8脚，基准电压输入端,电压范围为10V。RF-9脚,反馈电阻端，它的内部电阻RF与R2R梯型网络匹配,可以作为外部运算放大器的反馈电阻.DGND10脚,数字地。I0211脚，D/A转换器的电流的输出端，其输出电流为I02，接运算放大器的同相端.I01-12脚，D/A转换器的电流的输出端，其输出电流为I01，接运算放大器的反相端.-17脚,信号传送控制端，低电平有效。它与一起用来选通DAC寄存器,将输入寄存器的数据传送到DAC寄存器。-18脚，写输入端2,低电平有效.ILE19脚,输入寄存器信号允许端，高电平有效，它与、一起共同用来选通寄存器.VCC20脚，电源端，+5V+15V。将DAC0832按图8-2所示接线。图81DAC0832功能框图及引脚本实验中，为操作方便,将ILE固定接高电平，和固定接低电平,和连接起来，这样，只需和端加上一个单次脉冲，即可一步完成数字量的输入锁存和D/A转换输出。由于DAC0832为电流输出，故后面加运放将电流输出转换为电压输出。将输入数字量置为FFH，即全“1”状态,在和端输入单次负脉冲,调整Rf,使输出模拟电压VO=5V。然后按表81输入数字量，进行D/A转换实验，将结果填入表中。图8-2DAC0832组成的D/A转换电路2。A/D转换本实验采用的A/D转换芯片为ADC0809八位逐次渐近型A/D转换器，它能对八路模拟信号进行分时采集和转换,为28脚双列直插式封装结构。其结构框图如图8-3所示，芯片的主要部分是一个八位逐次渐近型A/D转换器，为了能实现八路模拟信号的分时采集,片内设置了八路模拟选通开关以及相应的通道地址锁存及译码电路，其模拟通道的地址译码如表8-2所示，转换后的数据送入三态输出数据锁存器.表8-1D/A转换输入00H10H32H64H80H96HC8HFAHFFHVO理