苏州大学计算机组成题库.doc

本科生期末试卷十六一 选择题（每小题1分，共10分）1. 2000年超级计算机最高运算速度达到_次。A. 100亿次 B. 1000亿次 C. 5000亿次 D. 10000亿次2 某机字长32位，其中1位符号位，31位表示尾数。若用定点整数表示，则最大正整数是_。A.+（231-1） B.+（230-1） C.+231 D.+2323 在定点运算器中，无论采用双符号位还是单符号位，必须有_，它一般用_来实现。A.译码电路 与非门 B.编码电路 或非门C.溢出判断电路 异或门 D.移位电路 与或非门4 交叉存贮器实质上是一种_存贮器，它能_执行_独立的读写操作。A.模块式 并行 多个 B.模块式 串行 多个C.整体式 并行 一个 D.整体式 串行 多个5 双端口存储器所以能高速进行读写，是因为采用_。A.高速芯片 B.两套相互独立的读写电路C.流水技术 D.新型器件6 堆栈寻址方式中，设A为通用寄存器，SP为堆栈指示器，MSP为SP指示器的栈顶单元，如果操作动作是：（A）MSP，（SP）-1SP，那么出栈操作的动作应为_。A.（MSP）A，（SP）+1SP B.（SP）+1SP，（MSP）AC.（SP）-1SP，（MSP）A D.（MSP）A，（SP）-1SP7 描述流水CPU基本概念不正确的句子是_。A.流水CPU是以空间并行性为原理构造的处理器B.流水CPU一定是RISC机器C.流水CPU一定是多媒体CPUD.流水CPU是一种非常经济而实用的时间并行技术8 多总线结构的计算机系统，采用_方法，对提高系统的吞吐能力最有效。A.多口存贮器 B.提高主存的速度C.交叉编址多模存贮器 D.高速缓冲存贮器9 带有处理器的设备一般称为_设备。A.智能化 B.交互式 C.远程通信 D.过程控制10通道程序是由_组成。A.I/O指令 B.通道指令（通道控制字） C.通道状态字二填空题（每小题3分，共24分）1 多个用户共享主存时，系统应提供A_。通常采用的方法是B_保护和C_保护，并用硬件来实现。2RISC指令系统最大特点是：A_；B_固定；C_种类少。3流水CPU是以A_为原理构造的处理器，是一种非常B_的并行技术。目前的C_微处理器几乎无一例外地使用了流水技术。4 衡量总线性能的重要指标是A_。它定义为本身所能达到的最高B_。PCI总线的指标可达C_。5 磁盘和硬磁盘的A_原理与B_方式基本相同，但在C_和性能上存在较大差别。6 选择型DMA控制器在A_上可以连接多个设备，而在B_上只允许连接一个设备，适合于连接C_设备。7 运算器不论复杂还是简单，均有条件码寄存器。条件码寄存器的一部分通常由各种A_状态触发器组成，利用触发器的信息，可以提供B_，以实现程序的C_。8 虚拟存贮器通常由主存和A_两级存贮系统组成。为了在一台特定的机器上执行程序，必须把B_映射到这台机器主存贮器的C_空间上，这个过程称为地址映射。三应用题 1（11分）S、E、M三个域组成的一个32位二进制字所表示的非零规格化浮点数X，其值表示为：X=（-1）S（1.M）2E-128，问它所表示的规格化的最大正数，最小正数，最大负数，最小负数。2（11分）已知X=-0.01111，Y=+0.11001，求X补，-X补，Y补，-Y补，X+Y=？，X-Y=？3（11分）某计算机系统的内存储器由 cache和主存构成，cache的存取周期为45纳秒，主存的存取周期为200纳秒。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存。问：(1) cache的命中率是多少？(2) CPU访问内存的平均时间是多少纳秒？(3) Cache-主存系统的效率是多少？4（11分）已知MOV，ADD，COM，ADT四条指令微程序流图，已知P（1）的条件是指令寄存器OP字段，即IR0，IR1，P（2）的条件码是进位寄存器CJ，请设计画出微程序控制器地址转移逻辑图。 5（11分）线的一次信息传送过程大致分哪几个阶段？若采用异步定时协议，请画出读数据的异步时序图来说明。6（11分）参见图B16.2，这是一个二维中断系统，请问：（1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。（2） 若CPU现执行设备B的中断服务程序，IM0,IM1,IM2的状态是什么？如果CPU的执行设备D的中断服务程序，IM0,IM1,IM2的状态又是什么？（3） 每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？（4） 若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？ 图B16.2 本科生期末试卷十六答案一 选择题1B 2A 3C 4A 5B 6B 7A B C 8C 9A 10B二填空题1A 存储保护 B存储区域 C访问方式2A指令条数少 B指令长度固定 C 指令格式和寻址方式3A时间并行性 B经济而实用 C高性能4A总线带宽 B传输速率 C264MB/S5A存储 B记录 C结构6A物理 B逻辑 C高速7A运算结果 B判断条件 C控制转移8A辅存 B逻辑地址 C物理地址 三、应用题 1解：（1）最大正数 0 11 111 111 111 111 111 111 111 111 111 11 X=1+(1-223)2127 （2）最小正数 0 00 000 00 000 000 000 000 000 000 000 00 X=1.02-128 （3）最大负数 1 00 000 000 000 000 000 000 000 000 000 00 X=-1.02-128 （4）最小负数 1 11 111 111 111 111 111 111 111 111 111 11X=-1+(1-2-23)21272解：X原=1.01111 X补=1.10001 -X补=0.01111 Y原=0.11001 Y补=0.11001 -Y补=1.00111 X补 11.10001 + Y补 00.11001 X+Y补 00.01010 X+Y=+0.01010 X补 11.10001 + -Y补 11.00111 X-Y补 10.11000因为符号位相异，所以结果发生溢出。3解：（1） cache的命中率H=0.92（2） CPU访存的平均时间Ta=HTc+(1-H)Tm=0.9245+(1-0.92)200=57.4ns（3） Cache-主存系统的效率e=0.78=78%4解：从流程图看出，P（1）处微程序出现四个分支，对应四个微地址。为此用OP码修改微地址寄存器的最后两个触发器即可。在P（2）处微程序出现2路分支，对应两个微地址，此时的测试条件是进位触发器Cj的状态。为此用Cj修改A2即可。转移逻辑表达式如下：A0=P1T4IR6,A1=P1T4IR7, A2=P2T4Cj。由此可画出微地址转移逻辑。如图B16.2所示。 图B16.35答：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（或错误报告）。 图B16。4 CPU发出读命令信号和存储器地址信号，经一段时延，待信号稳定后，它启动主同步（MSYN）信号，这个信号引发存储器以从同步（SSYN）信号予以响应，并将数据放到数据线上。这个SSYN信号使CPU读数据，然后撤消（MSYN）信号，MSYN信号的撤消又使SSYN信号撤消，最后地址线、数据线上不再有有效信息，于是读数据总线周期结束。6解：（1） 在中断情况下，CPU的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU（2） 执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。（3） 每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。（4） 要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可 。5 / 5