杭电数字逻辑电路 课内仿真实验.pdf

数字逻辑电路 课内仿真实验第六章QuartusII原理图设计初步一、实验目的：初步了解学习使用Quartus|软件进行电路自动化设计。二、实验仪器：Quartus|软件。三、实验内容：6-1用Quartus|库中的宏功能模块74138和与非门实现指定逻辑函数按照6.3节和6.4节的流程，使用Quartus|完整图6-2电路的设计，包括：创建工程，在原 理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功 能，引脚锁定编译，编程下载于FPGA中进行硬件测试。最后完成实验报告。1、原理图6-2用两片7485设计一个8位比较器用两片4位二进制数值比较器7485串联扩展为8位比较器，使用Quartus|完成全部设 计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁 定、编程下载，进行硬件测试。最后完成实验报告。1、原理图2、波形设置3、波形仿真IBA*1-c:8 s a6-3设计8位串行进位加法器首先根据图4-33,用半加器设计一个全加器元件，然后根据图4-34,在顶层设计中 用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之，引脚锁 定编译，编程下载于FPGA中进行硬件测试，最后完成实验报告，讨论这个加法器 的工作速度。1、原理图：半加器1位全加器8位串行进位全加器2、波形设置3、波形仿真6-5设计一个十六进制7段显示译码器用Verilog的case语句设计一个可以控制显示共阴7段数码管的十六进制码7段显示译码器。首先给出此译码器的真值表，此译码器有4个输入端：D、C、B、Ao D是最高位，A是最低 位；输出有8位：p、g、f、e、d、c b、a,其中p和a分别是最高和最低位，p控制小数 点。对于共阴控制，如果要显示A,输入DCBA=1010；若小数点不亮，则输出 pgfedcba=01110111=77H,给出时序仿真波形并说明之，引脚锁定，下载于FPGA中对共阴数 码管进行硬件测试。1、程序代码L UCPUlollollllllolollo liilloolllloolooo llolllllllllolooo lollollollolllloo lolooololollllllo looolllolllllollo oolllllolllloiiio BB333BBBSB35BBB33 77777777777777777=-=-sssssssssssssssss 77777777777777777 DDDDDDDDDDDDDDDDD EEEEEEEEEEEEEEEEE LLLLLLLLLLlllUllLolololololololol c el oolloolloolloolll s U oooolllloooollll u ad I I 4 0000000011111111 a c o pt a-w SBB3BBBBB333B3BB3fd n u e 1 a.en-3 i o a c44-4-4444444444444-d e n隔腌维().年字 4/%为0n0盥诙一二一-22、电路原理图3、波形设置4、波形仿真Simulation WaveformsI StwdMiM*4 Tibim用case语句设计一个5人表决电路，参加表决者5人，同意为1,不同意为0,同意者过半 则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚锁 定，编程下载硬件测试。最后完成实验报告。1、程序代码:-H:;l;:l;-lJe:;:;l?l;L:L;l.l:L?，-一 E nMXXXXXXXXXXXXXXXXXXXXXX 17-0-IT-X-1!X-1 XX5,XXXXXXXX.cDsJisclsfllasalKoiBBvxalyKSatESS-alcsaxSGJalJlK;.Yf乐ooollooooiloxlgolo:oo”lollooolo:gollollgolollooollolle，(rQ M*m fmB*|11F3”：|arto 64711 nt Matval StatA|5 q 5 10 即 wt 聘单 s 20 V ut 2S 5 30 V 5 J6 外 3 8 M 9 0B s 51；s )5 6i 3 够%s，”u，第八章时序电路的自动化设计与分析8.1.1根据8.1.1节，首先使用74390设计一个2位十进制计数器，然后使此计数器在新的工 程中作为一个可调用的元件，用它构建一个8位十进制计数器。给出仿真结果，最后在FPGA 上进行硬件验证。原理图:波形仿真设置:I Mttw%讣 3 10仿真波形:10525 m|Portw51546 nsSOlMm SIMOp：End KOgIS 孕 g 20 4D u 3Qjo ix*R 壁 s 0 甲 s e 叩51 号 u*耳 0 61W W u?l W u_n_rLn_n_rLrLrLrLrLrLrLrLrLn_n_rLrLrLn_n_rLn_rLrLrLrLrLrLnji_nLrLrLrLrLrLn_Simulation WaveformsI 4 Tiim?419g原理图:波形设置:|试 Waveloml vm Blo dIM仿真波形:8.1.2根据8.1.2节，用74161模块设计一个十二进制加法计数器，并注意计数器的可行性 和可靠性考察；然后设计一个数控分频器。利用Quartus”创建工程，绘制电路图，全程编 译，时序仿真，并根据仿真波形作出说明，引脚锁定编译后下载FPGA中，在实验系统上硬 件验证，完成实验报告。原理图:波形仿真设置:仿真波形:8.2.1利用一般模型设计一个同步模7计数器，其状态图如图所示。结合第6章介绍的Quartus|流程来实现。原理图:1 Hmodule CNT7(CrN);2 input 2:0 C;output 2:0 N;4reg 2:0N;5always(CrN)6 Hcase(C)73,b000:N=3*b001,83*b001:N=3*b010,93,bOlO:N=3bOTL103,bOll:N=3bl00,1131bl00:N=3,bl01,123,bl01:N=3*bll0,1331bll0:N=3*b000,143,blll:N=3b0001516default endcase:N=3*b00017 endmodule波形仿真设置:原理图:261opoauie;2input 3:0c；3output 3:0 N;4reg 3:0 N;56always(C,S case(C)N)74*b0000:N=4*b0001;84b0001:N=4*b0010;94*b0010:NLSbOOTT;104,bOOll:N=4b0T00;1141boi00:N=4*b0101;124*b0101:N=4b0TT0;134bOllO:N=4bOTTT;144bOlll:N=4bl000;154,blOOO:N=4blOOT;164,blOOl:N=4 30T0;174blOlO:N=4bl011;184bl011:N=4bll00;194bll00:N=4bll01;204 3101:NTblll0;214blllO:NTbllll;224,bllll:NTb0000;232425default:endcase endmoduleN=4*b0000;Hnodule COMP2(A,M,R);2 input M;3 input 3:0 A;4 output reg R;5 always (A,M,R)6 S case(Mr A)7 5bOOlOl:R=lbl8 5,bll011:R=lbl9 5blllOO:R=lb010 default:R=lb0;11 endcase12 endmodule13141516仿真波形设置:S察一登RA 臾 qiM*;龙甚&，？-xs波形仿真结果:原理图:1 module CNT10(C,N);2input 3:0 C;3output 3:0 N;4reg 3:0 1J；5always(C,N)6H case(C)74,bOOOON=4bOOOl;Q4,bOOOlN=4bOOlO;94b0010N=4b0011;104bOOllN=4bOlOO;114,bOlOON=4bOlOl;124b0101N=4 bOHO；134 bOHON=4bOlll;144bOlllN=4blOOO;154,blOOON=4blOOl;164,blOOlN=4bOOOO;174,blOlON=4bOOOO;184,blOllN=4bOOOO;194,bllOON=4bOOOO;204bll01N=4bOOOO；214blllON=4bOOOO;224,bllllN=4b0000;23defaultN=4b0000；24endcase25endirdule26波形仿真设置:仿真波形结果:1209 u(SiMA英4 M22925 m|Pwmc8.2.4 用自动设计技术完成基于计数器一般模型的可逆8位二进制计数器设计。原理图:12 endmodule131 Module MUX21C(AO,Al,S,DOUT)；2input 7:0 AO,Al;3input S;4output 7:0 DOUT;5reg 7:0 DOUT;6always (A0,Al,S,DOUT)7H case(S)8IbO:DOUT=A0;9Ibl:DOUT=A1;10default:DOUT=8bOOOOOOOO;11endcase波形仿真设置:13A，：，总A电电祭艇鹿外 口”龙鸟三双内心在呢仿真波形结果:SimXaliM 4a Tiaia8.3根据8.5节，完成基于LPM_COUNTER的16位可逆可预置型计数器设计。利用Quartus|创建工程，时序仿真，在实验系统上硬件验证。完成实验报告。原理图：波形仿真设置:仿真波形结果:8.5根据863节，用状态机5完成键触点消抖动电路的全部设计，对电路进行仿真。在硬 件验证中参考实验7-2给出的方法。为了电路的可靠性，讨论状态机工作时时钟频率的最佳 值。仍然基于状态机，探寻更好更可靠的设计方案，并验证之。原理图1 Smodule SDCD(K,CS,NS);2 input K;3 input 2:0 CS;4 output 2:0 NS;5 reg 2:0 NS;6 always (KfCS)7 H case(CS)17Q3,BOOO:if(K=1B1)NS=3B001；else NS=3B00093,BOOl：if(K=1B1)NS=3B010；else NS=3B000103,BOIO：if(K=1B1)NS=3,B011；else NS=3B000113B01T:if(K=1BO)NS=3,B100;else NS=3B011123B100:if(K=1BO)NS=3*B101；else NS=3B011133BIOI:if(K=1BO)NS=3*B000；else NS=3B01114default:NS=3B00015endcase16endir.odule1 module CDCD(CSrKOUT);2 input 2:0 CS;3 output KOUT;4 reg KOUT;5 always(CS)6 S case(CS)7 3,bOOO:KOUT=1bO;8 3,bOOl:KOUT=lbO;9 3,bOlO:KOUT=1bO;10 default:KOUT=lbl;11 endcase12 endmodule1314波形仿真设置:仿真波形结果:m4 TiaiacL Tte810875m dJPorttrA英Mc二能外30.早 3 3s 中 s g 年 3 3 s$1?s S早 G1 M mjmiuwuuwuimnjwnjmnniuwui8.6根据864节，首先完成此节的设计内容 器，设计一个更灵活实用的定时器。原理图：并验证仿真结果。针对系统中所需要的定时 module CDEC(CS,P,R);input 2:0 CS;output P,R;reg P,R;always(CS)case(CS)3,bOOOPrR=2BOO;3,bOOlP,R=2BIO；3b010P,R=2BIO;3,bOllPZR=2BOI;3,blOOP,R=2BOI；3,blOlP,R=2BOO；3,bllOP,R=2B00；3blllP,R=2b00endcase assign SOUT=endrr.odulecs；Bodule SREG(Tl,T2,Qr CS,NS);input T1,T2,Q;input 2:0 CS;output 2:0 NS;reg 2:0 NS;always(Tl,T2,QrCS)case(CS)3,bOOO:NS=3b001;3,bOOl:NS=3b010;3,bOlO:if(Tl=lbl)NS=3b011;else NS=3b010;3,bOll:NS=3bl00;3,blOO:if(Q=lbl)NS=3bl01;else NS=3bl00;3,blOl s NS=3bllO;3,bllO:if(T2=l,bl)NS=3bllO;else NS=3b001;3,blll:NS=3b000;default:NS=3b000;endcase endmodule波形仿真设置:S3b.n.n.rLnjn.nn n n n.n.run.nn.nn.n.rLTLrm_n.n,n.n.mm.n n.n.n.njnjn.r:一:-二二二、二二二一一二二二二二二工二二匚刑二丫二二1匚:弱工匚 m 匚Tl匚二工1171匚1二F：工匚工匚工IT!二式工匚:一一一“二二一u激甑次甑淡次题浓饮期!浓烈故次小弟女&/*!次次谶突-燃燃效殁淞器次次舟交次外物般流出您将效期流题滋仿真波形结果:、乙刖。原理图仿真波形设置:波形仿真结果:|W Bkxkl.vwr simulation nepor(-simulation waverormsSimulation Waveforms