毕业论文-基于FPGA的道钉在线检测仪设计.doc

本科毕业设计(论文)

题目：基于FPGA的道钉在线检测仪设计

院 （系）： 光电工程学院
专 业： 电子科学与技术（光电子方向）
班 级：
学 生：
学 号：
指导教师：

2012 年 6月

- 32 -

基于FPGA的道钉在线检测仪设计
摘 要
本文使用FPGA实现了道钉在线检测控制系统。根据设计任务要求，通过查阅资料，分析任务要求归纳出适合于图像采集、图像存储、图像显示的方法。并针对这些方法的特点，提出了道钉在线检测系统设计的具体方案。即系统体系结构、系统整体工作流程、数据信号传输路线、系统所使用芯片。系统的工作流程为：CCD采集的模拟信号，由SAA7113转换成数字信号，经存储芯片进行存储，然后进入FPGA中完成图像预处理，把FPGA预处理后的图像数据信号送到DSP，由DSP完成进一步图像处理工作，再由LCD显示出来。而本设计主要解决的问题是：图像采集模块、存储模块以及显示模块，FPGA怎样控制这三部分进行工作。

关键词：FPGA；图像采集；SAA7113；图像存储；SDRAM；SRAM；LCD

Dog Nail on-line detection control System Based on FPGA
Abstract
This paper used the FPGA realizing dog nail on-line detection control system。In this paper, according to the design requirements, through searching information, Analyzed and concluded the suitable method for image acquisition, image storage, image display. And aimed at the characteristics of these methods, put forward the on-line detection system design of dog nail concrete plan, that system structure, system overall work process, data signal transmission line, system chips used. The working process of the system for: the analog signals that CCD acquisition converted into digital signals by SAA7113,stored by SDRAM or SRAM, then join in FPGA to finish image pre-processing, send the image data signal to DSP after pre-processing by FPGA, then DSP completes the image processing further work, and processed image displayed by LCD. The main problem of this design is how FPGA control this three parts image acquisition module, storage module and display module to work

Key Words: SAA7113;image storage; SDRAM;SRAM; LCD

目 录

中文摘要………………………………………………………………（I）
英文摘要…………………………………………………………….（II）
1 绪 论……………………………………………………………..（1）
1.1课题背景及意义…………………………………… ……………………..（1）
1.2 FPGA的研究现状…………………………………………………………（1）
1.2.1国外研究现状……………………………………….…………….（1）
1.2.2国内研究现状……………………………………………….…….（2）
1.3本文主要研究内容……………………………………………………..…（2）
2图像采集……………………………………….….…………………（3）
2.1采集模块硬件设计…...………………………………………………....…..(3)
2.2I2C总线模块设计…………………………………….……………………...(4)
2.3SAA7113的配置…………………………..………….……………………. .(5)
2.4视频图像数据的采集……………………………….………………………(7)
2.5SAA7113输出视频数据格式……………………….……………………….(7)
2.6视频图像采集的软件设计……………………………...…………………..(8)
2.6.1软件设计分析……………………………………………………….(8)
2.6.2 Verilog语言编程实现……...………………………………………(10)
3 图像存储………………………………………..…………………（11）
3.1SDRAM……………………………...………………...……………………(11)
3.1.1SDRAM内部结构………………………………………………….(11)
3.1.2 SDRAM接口设计……...………………………………………….(13)
3.2 SRAM…………………...……………………………….…………………(13)
3.2.1 SRAM内部结构………………………………………………….(13)
3.2.2 SDRAM接口设计…………………………………………………(14)
3.2.3读写控制时序设计……...…………………………………………(15)
4 LCD显示………………………………………..…………………（17）
5 结论……………………………………………………………...…(19)
参考文献……………………………………………………………(20)
致谢…………………………………………………………………(22)
毕业设计（论文）知识产权声明……………………………………(23)
毕业设计（论文）独创性声明………………………………………(24)
附录…………………………………………………………………(26)

1绪论
1 绪论
1.1课题背景及意义
自1985年Xilinx公司推出第一片现场可编程逻辑阵列(FPGA)，至今，FPGA已经成为当今电子设计应用市场上首选的可编程逻辑器件之一[1]，且知，新型的FPGA中一般都集成了DSP模块，甚至嵌入了软/硬核处理器，所以不仅具有很强的逻辑控制能力，还具有较强的数据图像处理能力[2-3]。目前图像处理技术已经成熟并且在工业自动化测试测量领域发挥着重要作用，通常使用PC机或者DSP进行处理。近年来FPGA在图像信息处理高速度、高可靠性，编程简便，易学易用，开发周期短[4-6]等性能，因此在该领域被越来越多的应用。如基于机器视觉的目标尺寸测量、位置测量等。该课题使用基于FPGA视频信号处理技术进行道钉在线检。
车辆集团道钉生产任务量极大，每年亦有大批量道钉应用于铁路修建中。道钉质量直接影响到铁路安全问题，不容忽视。目前国内主要生产厂家在道钉检测环节中主要依靠人工抽检的方法，检测带有主观性、片面性的缺点。目前多家研究机构或公司均提出了基于机器视觉技术的道钉在线检测的方法，可检测道钉长度、两处螺纹大、中、小径等参数，并且方案可行。
1.2 FPGA的研究现状
近年来，国内外不少专家和学者都提出了基于 FPGA 的系统设计方案，来实现视频中移动目标的实时检测，实现了一些基本的目标检测算法，早期的设计侧重于硬件系统的搭建与优化，对算法的实现设计并不多。
1.2.1国外研究现状
在国外的研究中，1998年，Lucas 和Kanade提出的设计方案，很好的处理速度和精度的问题[7]，在FPGA中实现了目标检测系统。2002年Correia等人设计了一个基于流水线思想的FPGA图像处理系统[8]，将对 252×316 大小的图像的处理速度提高到30 帧每秒，达到了实时性的要求。从此以后，FPGA 逐渐地被用作实时图像操作的嵌入式处理器件。2006 年，Wanqing Li 和 Igor Kharitonenko 设计了基于 FPGA 的智能视频监控系统，实现了简单静态背景下移动目标的有效检测[9]。2007 年，Z.Y. Wei 和D.J. Lee 等人对运动估计算法进行了有效改进[10]，一方面优化了算法，提高了算法的执行那个效率，另一方面改进设计方案使算法适合在 FPGA 中实现。利用NiosII 嵌入式处理器为核心搭建了基于 PFGA 的视频处理系统，改进后的算法对640×480 大小的图像的处理速度可以达到 30 帧每秒[11]。
西安工业大学毕业设计（论文）
1.2.2国内研究现状
国内相关研究起步比较晚[12]。2006 年北京理工大学的李敬峰等人设计了基于 FPGA 的人体 3D 建模和跟踪系统，对 640×480 大小的图像的处理速度可以到达 30 帧每秒，达到了实时性的要求[13]。2008 年西安电子科技大学的邵应昭等人设计的视频监控系统，利用 Nios II 嵌入式处理器为核心搭建了一个片上可编程的(SOPC)系统，实现了本地和网络同步监控的功能[14-15]。
1.3本文主要研究内容
本文的题目是基于FPGA的道钉在线检测仪设计，简言之，就是设计一个通过某种设备能计算出道钉的大、中、小直径等参数，而本论文主要研究的是怎样设计这个设备，通过详细分析可以分为五部分：控制模块、采集模块、存储模块、图像处理模块和显示模块。其中，采集模块以模拟式CCD摄像头作为视频信息采集设备，以SAA7113芯片作为A/D转换设备，负责将模拟图像数据转换成数字图像数据后送入FPGA中；存储模块作为实时数字图像数据的缓存设备，来存储大量的实时视频信号；LCD显示图像处理后的数据，以及整个过程的相关参数。控制模块是整个系统逻辑控制的核心，主要实现系统各个芯片的初始化以及控制数据在各个模块间的传输过程与时序匹配系统以EP4CE15F256的FPGA芯片作为控制核心。图像处理在本设计中不涉及。总体结构如图1.1所示：

FPGA
EP4CE15F256

SAA7113
LCD

SDRAM/SRAM
CCD传感器

图 1.1 系统总体结构图

2 图像采集
2 图像采集
视频图像采集模块的主要作用是接收来自CCD摄像头的PAL制全电视信号(cvas)，经视频输入处理芯片SAA7113，输出ITU-656 4：2：2格式的数字化图像数据，ITU-656格式是ITU(Intemational Telecommunications Union国际电信联盟)推荐的数字视频数据格式。完成视频信号从模拟信号到数字信号的转换、图像信号与其他复合消隐信号、复合同步信号分离、视频信号的格式转换等操作，最终提供后端可以处理的数字视频数据，存储到SRAM中。因此本章主要内容为可分为利用I2C总线对视频输入处理芯片SAA7113的初始化配置，采用软件的方式控制SAA7113采集图像数据。
2.1采集模块硬件设计
采集模块负责将模拟图像信号转换成数字信号并传送到FPGA中。系统采用型号为SAA7113的高集成度视频解码芯片。它具有低功耗(＜0.5W)、低电压(3.3V)、小封装(QFP44)[16]的特点。本系统对视频解码芯片SAA7113的控制连接电路如图2.1所示：
AI22
I2C
状态输出
RTS1
RTS0
SAA7113RST
VPO(0…7)数据输出
3.3V
24.576M
4路模拟视频输入
AI22
AI21
AI12 SAA7113
AI11

CE
SDA SCL

FPGA
reset

图2.1 SAA7113连接原理图

从原理图可以看出，SAA7113支持4路模拟视频信号输入；采用+3．3V供电；需外接24．576MHz晶体；SAA7113通过VPO总线、RTS0、RTSl、SAA7113RST(SAA7113片选复位)、串行时钟线SCL(Serial Data Line)、串行数据
西安工业大学毕业设计（论文）
线SDA(Serial Data Line)与FPGA芯片进行通信。I2C总线通过数据线SDA和时钟线SCL对SAA7113进行操作。
2.2 I2C总线模块设计
I2C总线是一种由SDA(串行数据线)和SCL(串行时钟线)组成的串行总线，它利用这两根总线在主控制器与被控单元之间进行双向数据传送[17-19]。I2C总线的开始信号是在SCL为高电平期间，SDA出现由高电平向低电平的跳变，由此启动I2C 总线，如图2.2(a)所示。停止信号是在SCL为高电平期间，SDA出现由低电平向高电平的变化，意味着即将停止I2C总线的数据传输，如图2.2(b)所示：

(a)开始信号 （b）结束信号
图2.2 I2C总线开始与结束信号
I2C模块的实现，核心是FSM有限状态机的实现。状态机的结构模式相对简单，设计方案相对固定，容易构成性能良好的同步时序逻辑模块。系统I2C的实现主要是通过主从状态机来实现。主状态机状态转移图如图4所示：

图4 I2C模块主状态转换图
IDLE为系统默认状态，当检测到Comdin为图中状态时，即转入该状态执行子状态机。主状态共有START、WRITE、RECEIVE_ACK、READ、SEND_ACK、STOP和一个初始状态IDLE，其中:START状态完成的是总线的启动；WRITE完成的一个8位数据的串行发送，由高到低依次发送；RECEIVE_ACK为接收应答状态，当发送完一个数据时，需要进入此状态；READ为接收数据状态，该状态主控制FPGA接SAA7113发送出的数据；SEND_ACK为发送应答状态，当接收完一个字节数据后，应向从机发送应答信号；STOP状态为停止总线状态。各状态的子状态机执行过程大体类似。
2.3 SAA7113的配置
掌握了I2C总线协议之后，便可以通过I2C总线对SAA7113进行寄存器配置,配置方法大体可以分为两种，一种是编写硬件描述语言来模拟I2C时序来配置SAA7113的各个工作寄存器，一种是使用单片机来对SAA7113的各个工作寄存器进行初始化。本论文采用的是硬件描述语言的方式对SAA7113进行初始化配置，从而完全控制A/D的过程。

使用FPGA模拟的I2C接口可以对SAA7113提供的多个控制字进行读写，I2C协议中器件的地址是7位，加上读、写位标识(写为“0"，读为“1”)构成一个完的字节。SAA7113的器件地址是0100 101，末尾加上读“1”和写“0"位后，器件地址分别为：写地址0100 1010(4AH)读地址0100 1011(4BH)。从地址是器件内部分配的控制字寄存器的地址。SAA7113提供00H-1FH、40H-62H共43个控制字寄存器[21]。
对SAA7113的写控制字过程如图2.3所示：

图2.3 对SAA7113控制字寄存器的写操作
写控制字时，首先产生一个开始信号，送出4A(器件地址+写)的指令，收到一个应答位之后，送出要进行写操作的从地址，同样收到应答位后，输出要写的内容，再次收到应答，产生停止信号。
对SAA7113的读控制字过程如图2.4所示：

图2.4 对SAA7113控制字寄存器的读操作
对SAA7113控制字寄存器读操作比写操作复杂，分为两步进行：首先产生一个开始信号，完成对器件地址和从地址的写操作，主器件收到应答位之后，接着需要重新发送一个开始信号和4BH(器r件地址+读)字节，SAA7113收到后发出应答信号，从地址的控制字单元数据从SDA线上输出，开始接收数据；数据传输结束时发停止信号。
整个SAA7113配置的流程如图2.5所示：

图2.5 SAA7113配置流程
2.4 视频图像数据的采集
开始采集视频时，SAA7113输出视频图像数据通过8位总线VPO传输给FPGA。由于PAL制电视信号是隔行扫描，分为奇数场和偶数场传输，数字化以后仍然格式不变，因此需要将奇数场和偶数场的数据还原成一幅完整的图像。
本论文通过分析视频数据流中的“FF 00 00 SAV／EAV”时间参考代码段，获得奇偶场信号，场参考信号，行参考信号，有效行数据开始和结束信号，并根据这些信号，编写Verilog语言控制数据的采集。
2.5 SAA7113输出视频数据格式
SAA7113数字化后输出的视频图像数据是标准的11rU．656 YUV4：2-2格式，YUV颜色空间是PAL电视信号传输过程中基本的格式，它充分利用传输通道的带宽。Y分量代表黑白亮度分量，U和V分量表示彩色信息，输出数字视频信号数据格式如表2.1所示[21]。
表2.1 SAA7113输出数据格式

表2．1中，“80 10”表示当前视频信号处于行消隐阶段。“FF 00 00 SAV”是时间参考代码段，标志有效视频数据的开始。其中“SAV”是“有效视频数据的开始”(Start of Active video)。“Cb0 Y0 CrO Y1…Y719"是有效数据段。Cbn：U(B-Y)色差分量，n是像素标号n=0，2，4…718，Yn：Y亮度分量，n是像素标号n=0，1，2…719，Crn．V(R-Y)色差分量，n是像素标号n=0，2，4…718，“FF 00 00 EAV"是时间参考代码段，标志有效视频数据的结束。其中EAV是“有效视频数据的结束"(End of Active Video)。SAA7113对SAV和EAV数据格式的定义如表2．2所示。

表4．2 SAV和EAV数据格式

从表4．2中可以看到在完整的一帧图像数据中第一场场消隐阶段SAV为“1010XXXX”，第一场有效数据阶段SAV为“1000XXXX"。“X"表示该位的状态没有作用。其它场的SAV和EAV状态类推。
2.6 视频图像采集的软件设计
2.6.1软件设计分析
8位总线数据VPO传输给FPGA，FPGA需要将数据保存到SDRAM/SRAM中，由于PAL制电视信号是隔行扫描，奇数场和偶数场分别传输，因此在将数据保存到SDRAM/SRAM之前，需要将奇数场和偶数场的数据还原成一幅完整的图像。
通常的设计都是利用SAA7113的RST0，RSTl两个引脚判断控制信号，但控制信号有场参考信号VREF、行参考信号HREF和奇偶场信号3个，所以剩下的奇偶场信号需要通过计数器来模拟，给设计带来繁琐且准确度不高。此外在实践中发现，采用该设计方法有时候难以保证每一行采集的有效数据位置都一样，容易导致图像错位。基于上述两点考虑，决定利用视频数据流的格式标准，来识别需要得到的图像数据，目前这种方法在视频采集系统中应用还不多。
利用数据流的格式标准，通过分析VPO总线上视频数据流中的“FF 00 00 SAV/EAV”时间参考代码段，来识别奇偶场信号、场消隐信号和有效行数据的开始和结束。可以获得奇偶场信号，场消隐信号，行消隐信号，有效行数据开始和结束信号，根据这些控制信号，可以将奇数场和偶数场的数据还原成一幅完整的图像。
确定了SAA7113采集方法，可以利用Verilog语言编写[22-224]出FPGA采集SAA7113输出数据流的程序。以下是采集一行视频数据时的流程图，如图2.6所示：

图2.6 SAA7113采集数据流程图

2.6.2 Verilog语言编程实现
采用Verilog语言实现的模块代码较长，这里给出编写的视频采集模块的module声明
module saa7113_sample(reset，clk，vpo，capture，error，SRAM_CE_，SRAM_0E_，SRAM_WE_，SRAM_ADDR，SRAM_DATA);
输入input类型的信号有reset，clk，vpo，capture;
输出output类型的信号有error，SRAM_CE_，SRAM_OE_，SRAM_WE_，
SRAM_ADDR，SRAM_DATA。
在该模块中，根据数字视频流中时间参考代码段内容的不同，构造出视频解码的状念转移图，模块分析视频流中的数据，然后在各状态之间转换。主要用到的状态有如下几个：
Idle //空闲状态，复位之后的状态机起始状态
WaitForff //等待时间参考代码段的开始“FF”标识
Checkl //等待“00”标识
Check2 //等待“00”标识
CheckForNewPage //等待“01”标识，新场的开始
CheckForFirstLine //等待“000”标识，第一行有效数据开始
CheckForEndLine //是否一行数据的结束
CheckForNewLine //新的一行数据开始
Error //错误状态
主要用到的几种标识有：
当“vpo[6：4]==3’b000”开始接受数据
当“vpo[6：4]==3’b011”说明第一场的结束
当“vpo[6：4]==3’blll”说明第二场的结束
3 图像存储
3 图像存储
FPGA将采集到的图像数据保存到缓存中，为后端对图像的进一步处理提供数据。本系统图像的缓存采用PING--PANG缓存控制方法对其进行操作。而我们的黑金开发板上自带的缓存芯片有两个，分别是SDRAM和SRAM。
3.1 SDRAM
本设计黑金开发板上自带的SDRAM的型号是H57V2562GTR的同步DRAM,其存储容量大小256Mb,具有读写速度快的特点。所有命令都是同步锁定在CLK的上升沿。SDRAM锁存每个控制信号的一个基本的输入时钟（CLK）的上升沿和输入/输出数据同步输入时钟（CLK）。SDRAM使用一个内部的流水线架构实现高速运转。这个架构是为2n规则与预取架构的兼容，但它也允许改变列地址在每个时钟周期，实现了高速，完全随机存取。预充电访问1银行，而其他三家银行之一，将隐藏在预充电周期，并提供无间隙，高速，随机访问操作。访问开始在选定的位置，并继续在编程的地点顺序编程。注册地址位重合的读或写命令用于选择银行为突发存取的起始列位置。注册地址位重合的读或写命令用于选择银行为突发存取的起始列位置。
3.1.1 SDRAM内部结构
SDRAM有13根地址线（Address0-Address12）,其中address0-address12是行地址，address0-address8是列地址，也就是说前9根可以复用，只单单是列地址比行地址延迟了3个时钟周期。16根数据线（data0-data15）。具体的控制线有：CLK时钟周期；CKE时钟使能；片选，其作用是启用或禁用除CLK,CKE和DQM的所有输入；行地址选通；列地址选通；写标志；LDQM/UDQM数据输入/输出掩码。BA0、BA1控制Bank0、Bank1、Bank2、Bank3。
具体的结构图如下图3.1所示：
西安工业大学毕业设计（论文）

图3.1 SDRAM内部结构图
FPGA将采集到一帧图像数据存Bank0中，同时后端的图像处理模块读出Bank1中的图像数据进行处理。当一帧图像存储或处理完之后，两片Bank通过存储切换模块进行总线切换，Bank0中的数据供后端读出处理，Bank1开始存储下一帧图像数据，即一个存储器处于写入状态时，另一个帧存储器处于读出状态。需编写读、写时序控制程及存储切换程序。
3.1.2 SDRAM接口设计
本设计图像的大小为640x480像素，其容量大小为300KB。而SDRAM一个Bank的容量是64KB，所以只要两个Bank就可以完成图像的帧存，通过软件方式控制SDRAM的读写和对两片缓存进行切换操作。FPGA和SDRAM连接电路图如下图3.2所示。

图3.2 SDRAM的存储电路图

3.2 SRAM
本设计黑金开发板上自带的SRAM的型号是IS61LV25616, 高速访问时间是10ns，其容量大小为256Kb。SRAM器件存储速度快、时序相对简单，容易控制，构成的存储系统比较稳定，其缺点是价格较贵、容量小。
3.2.1 SRAM内部结构
它有18根地址线(Addrcss0-Addressl7)，16根数据线(DATA0-DATA15)以及三根控制线分别是：输出的使能输入、芯片的使能输入和写的使能输入。电路设计时，需将存储器的控制引脚和数据、地址信号引脚连接到FPGA的I/O口上，图3.3为SRAM的内部结构图。

图3.2 SRAM的内部结构图
3.2.2 SRAM接口设计
本设计的图片大小为300KB,而SRAM容量大小为256KB,因此一个SRAM不够用，所以采用了两片SRAM作为图像的帧存，通过软件方式控制SRAM的读写和对两片缓存进行切换操作。FPGA将采集到一帧图像数据存SRAMl中，同时后端的图像处理模块读出SRAM2中的图像数据进行处理。当一帧图像存储或处理完之后，两片SRAM通过存储切换模块进行总线切换，SRAMl中的数据供后端读出处理，SRAM2开始存储下一帧图像数据，即一个存储器处于写入状态时，另一个帧存储器处于读出状态。需编写读、写时序控制程及存储切换程序。

图3.1 存储电路原理图
3.3.3 SRAM读写控制时序设计
SRAM的读写控制主要就是严格按照SRAM的时序对其进行读写操作。视频解码模块工作时，SRAM控制器按照地址模块产生的地址和写信号将图像数据写到缓存中去；当采集的图像需要从缓存中读出时，便启动控制器产生读地址和读信号来实现。对SRAM进行操作除了使用寻址信号外，控制器模块还需要三个控制信号的配合：片选信号CE、输出使能信号OE和写使能信号WE。控制器数据线接口为双向口，写数据时是输出口，读数据时是输入口，需要进行三态控制，才能保证对SRAM进行正确的读写操作。
SRAM用CE、OE、WE控制完成读数据，具体时序如图3.2所示，图中tRC表示读周期，读周期最小为10ns；tAA表示地址访问时间，最大值是10ns；tOHA表示输出保持时间，最小值是3ns；tACE表示写片选访问时间，最大值是10ns；tDOE 表示OE访问时间，最大时间是5ns；tHZOE表示到高阻输出，最大时间是5ns；tLZOE表示到低阻输出，最小时间是0 ns；tHZCE表示到高阻输出，最大时间是5ns；tLZCE表示到低阻输出，最小时间是3 ns；tBA表示低字节和高字节的访问时间；tHZB表示低字节和高字节的高阻输出，最大时间是5ns；tLZB表示低字节和高字节的低阻输出，最小时间是0ns。

图3.2SRAM读时序
SRAM用CE、OE、WE控制完成写数据，具体时序如图3.3所示，图中tWC表示写周期，写周期最小为10ns；tSCE表示片选信号有效到写周期结束的允许时间，最小周期为8ns；tAW表示地址信号有效到写周期结束的允许时间, 最小周期为8ns；tHA表示地址保持从写结束, 最小周期为0ns；tSA表示地址信号有效，最小周期为0ns,；tPWB表示低字节和高字节有效到写周期结束，最小周期为8ns；tPWE表示写信号脉冲的宽度；tSD表示数据有效到写周期结束，最小周期为5ns；tHD表示数据保持从写结束，最小周期为0ns；tHZWE表示显示低电平到高阻输出，最大时间是5ns；tLZWE表示显示高电平到低阻输出，最小时间是3ns。

图3.3SRAM写时序

写SRAM的时序要求为：首先输出并保证在地址有效的期间内，然后片选信号CE为低电平；同时把输出使能信号OE为高电平，在CE的下降沿后WE从高电平变为低电平，且WE为低电平的时间内，写入SRAM的数据。
系统采用了两片SRAM作为图像存储器，它们之间是交替工作的。当SRAMl接收解码模块送来的图像数据时，SRAM2中的图像数据由后端图像低级处理模块读取进行处理。两片缓存各自完成上步操作后，进行切换，SRAMl中数据被读取，SRAM2开始接收数据。如此循环，实现了并行工作，大幅度提高了系统的工作效率。

4 LCD显示
4 LCD显示
本文所使用的LCD是EP4CE15F256黑金开发板中自带的，型号为HEADER30，该LCD的视区尺寸54（宽）x 31.0（高）mm，点阵方式是128×64 点阵，模块提供了8位并行和串行两种通信方式，三种时序方式，在该板子上使用串行连接方式，LCD电路原理图如图4.1所示。

图4.1 LCD电路原理图

由于是串行模式，在开发板上只连接了CS,AO,SCLK,SCI四个管脚。CS是传输数据的使能端，控制是否传送完一个字节；AO是每传完八位会会有一个周期电平的变化，用AO辨别传送的为数据还是指令，当AO为高电平时，即说明传送的是数据，当AO为低电平时，传送的是指令；SCLK相当于一个时钟，在一个SCLK时钟周期内传送一位数据；SCI为传送的数据或指令。传送数据时它们的时序图4.2、4.3如下所示。

图4.2传送一个字节时序图
西安工业大学毕业设计（论文）

图4.3传送一位的时序图

要考虑时钟的周期，应该大于数据的建立时间，数据应在时钟的上升沿之前建立好，才能保证数据的传送。根据LCD传送输数据的时序图，在SCL的下降沿建立数据，在SCL的上升沿传送数据，所以传送一位数据或指令需要两个时钟，一个时钟用于产生SCL的下降沿，一个用于产生SCL的上升沿，这样循环传送8次，就完成了一个字节的传送，因此传送一个字节就需要16个时钟。
本次设计利用状态机实现数据或指令的传送，根据串行方式的时序图可以利用QuartusII软件画出它的状态图，利用状态图自动生成的Verilog HDL程序来对它进行调试可得到我们想要的程序。根据时序列出的状态图，如下4.4所示

图5.9系统总体结构图
5结论
5 结论
本论文设计的是基于FPGA的在线道钉检测仪，根据设计内容要求结合实际情况，论文主要做了以下工作：第一章，介绍了此课题是在怎样的背景下产生，研究的意义是什么以及国内外相关研究的状况。第二章，是图像采集的方案，CCD采集的模拟信号经由解码器SAA7113转换成数字信号，以及FPGA对SAA7113的具体控制。第三章，主要是开发板自带的存储芯片SDRAM和SRAM的内部结构，以及与FPGA的接口设计，最后对SRAM的读写时序做了研究。第四章，主要是FPGA对LCD的写时序控制。本文在设计过程中，所有的资料都是外文资料，对芯片的使用可能不够完整，以至在许多方面的要求没能实现。

参考文献
参考文献
[1]包晗,FPGA器件的应用研究.[硕士学位论文].大连海事大学,2006年.
[2]王金明,数字系统设计与Verilog HDL,北京,电子工业出版社,2005.9
[3]王琰,Research on Signal Acquisition and Processing Technology Based on FPGA.[硕士学位论文].湖北工业大学,2010年.
[4]潘松,“FPGA/CPLD在电子设计中的应用前景”.电子技术应用.1999年,NO.7:6-8.
[5]黄再银,FPGA的工作原理及其应用.电子世界.2003年,第2期:47-49.
[6]王晓勇，“FPGA的基本原理及运用”.舰船电子工程.2005年,第2期:82-85.
[7].LIP ton A Fujiyoshi H, PatilR. Moving target classification and tracking from Real-time video[J].Proc.OfWACV, 1998, 9(8):8-14.
[8].M. Correia, A. Campilho. Real-time implementation of an optical flow algorithm[J].Proc. ICIP, 2002, (4): 247-250.
[9].Wanqing Li, Igor Kharitonenko .A Prototype of Autonomous Intelligent Surveillance Cameras[J]. IEEE International Conference on Video and Signal Based Surveillance，2006，51(4)：1092-1098,.
[10]. Z.Y. Wei, D.J. Lee, B.E. Nelson, and M.A. Martineau. A fast and accurate tensor-based optical flow algorithm implemented in FPGA[J]. IEEE Workshop on Applications of Computer Vision, 2007：18-23.
[11].J. Díaz, E. Ros, F. Pelayo, E. M. Ortigosa, S. Mota. FPGA-based realtime optical-flow system[J]. IEEE Trans. Circuits and Systems for Video Technology, 2006, 16(2):274-279.
[12].王磊. 基于 FPGA 的视频移动目标检测系统的研究与实现[硕士学写论文].济南:济南大学,2010年.
[13].Jing-Feng Li, Yi-Hua Xu, Yang Chen and Yun-De Jia. A real-time 3D human body tracking and modeling system[J]. IEEE ICIP, 2006：2809-2812.
[14].邵应昭,任爱锋. 基于 FPGA 的视频监控系统[M]. 电子技术应用, 2008,(05).
[15].张中方,基于FPGA的动态背景下移动目标检测系统研究.