数字HIC平面设计与工艺研究---毕业设计.doc

数字HIC平面设计与工艺研究---毕业设计

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数字HIC平面设计与工艺研究
摘 要
根据数字混合集成电路的设计原理及设计指导规则，结合现有的薄膜混合集成电路制造工艺,对双稳态触发器电路进行了电路的平面图形设计，并绘出了电路工艺版图，对所用的膜电阻、膜电容的材料进行了说明，对外贴式元件（三极管,二极管)的放置位置进行了设计说明。
关键词：混合集成电路，薄膜工艺，材料，膜电容，膜电阻

The Graphic Design of Digital Hybrid Integrated Circuit And Technology
ABSTRACT
According to the design principles and design rules of digital hybrid integrated circuit and the thin film manufacturing technology of hybrid integrated circuit, The Graphic of bistable flip-flop was designed, at the same time， its Process layout was drew。 Besides， the material’s choice of Membrane resistance and Membrane capacitance have been explained, and the （transistors, diodes） bonded components’ location in designing have been instructed.
KEY WORDS: hybrid integrated circuits， thin film technology, material， membrane capacitance， membrane resistance

目 录
摘 要 I
ABSTRACT II
目 录 III
引 言 1
1、数字HIC 的概述 2
1．1数字HIC 的分类 2
1．2数字HIC 的特点 3
1．3 薄膜电路与厚膜电路的区别 3
1．4数字HIC在微电子技术中的地位 3
2、HIC元、器件的平面图形设计 5
2。1薄厚膜集成方式的选择 5
2.2膜电阻器的平面图形设计 5
2.2.1 膜电阻率和方阻 5
2。2。2电阻设计3种方法 5
2。3膜电容的平面图形设计 8
2。3。1膜电容的主要特性参数 8
2。3.2膜电容的平面设计 10
2.4导电带、焊接区和交叉区的设计 13
2.4.1导电带设计 13
2。4。2焊区的设计 13
2.4.3交叉区的设计 13
3、HIC平面设计基础 14
3。1基片材料 14
3.1。1基片材料概述 14
3。1。2基片的要求 14
3.2薄膜材料 15
3。2。1薄膜导体材料 15
3。2。2薄膜电阻材料 16
3.2。3薄膜介质材料 17
3。2。4薄膜绝缘体材料 17
3．3薄膜工艺 17
4、数字HIC的平面化布局设计 18
4.1设计指导原则 18
4。2电路平面图的粗略布局 19
4。3膜电阻的寄生效应 22
4.4 HIC的热设计 22
4.4。1混合集成电路热设计的基本原则 22
4.4。2混合集成电路的散热方式 23
4.5电路平面化布局的设计和计算 23
5、总 结 30
致 谢 31
参考文献 32

引 言
随着电子产业的迅速发展对电子系统的速度、功能和可靠性提出了越来越高的要求，混合集成电路便是满足这种要求的核心技术之一。近年来，特别是1994年以来，由于电子产品和电子设备的生产能力以及通信设备市场扩大，混合集成电路产品的产值激增，这种势头归因于混合集成电路在移动通信设备及商用计算机高频和高功率器件中的应用迅速扩大,加之混合集成电路越来越多的用于高密度组装，而高密度组装是通过在电路基板上做膜式分立器件来实现的，所以混合集成电路有各种不同的款式.混合集成电路的工艺又有综合发展的趋势，它冲破传统的厚、薄膜工艺束缚,把厚膜、薄膜、半导体等工艺相结合，制成具有多项特殊功能的大规模、超大规模集成电路。
自本世纪七十年代以来，薄膜技术与薄膜材料得到突飞猛进的发展，无论在学术上还是在实际应用中都取得了丰硕的成果，并已成为当代真空科学与技术和材料科学中最活跃的研究领域，在高新技术产业中具有举足轻重的作用。薄膜技术、薄膜材料、表面科学相结合推动了薄膜产品全方位的开发与应用.特别是对数字混合集成电路的发展产生重大影响。

1 数字HIC的概述
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。半导体集成电路是将晶体管，二极管等等有源元件和电阻器，电容器等无源元件，按照一定的电路互联,“集成"在一块半导体单晶片上，从而完成特定的电路或者系统功能。数字混合集成电路是在同一个基片上用蒸发、溅射、电镀等薄膜工艺制成无源网路，并组装上分立的微型元件、器件,外加封装而成的混合集成电路.所装的分立微型元件、器件,可以是微型元件、半导体芯片或单片集成电路。
1．1数字HIC 的分类
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。根据数字集成电路中包含的门电路或元、器件数量，可将数字集成电路分为以下几类；
（1） 小规模集成电路(Small Scale Integration，SSI）
小规模集成电路通常指含逻辑门个数小于10 门(或含元件数小于100个)的电路.
（2） 中规模集成电路(Medium Scale Integration,MSI）
中规模集成电路通常指含逻辑门数为10门～99门(或含元件数100个~999个)的电路。
(3） 大规模集成电路（Large Scale Integration，LSI)
大规模集成电路通常指含逻辑门数为100门~999门(或含元件数1000个～9999个)的电路。
（4） 超大规模集成电路（Very Large Scale Integration,VLSI）
超大规模集成电路通常指含逻辑门数大于1000 门(或含元件数大于10000个）的电路。
1．2数字HIC 的特点
数字混合集成电路更是综合了半导体集成电路与薄膜集成电路的共同优点。既可用半导体IC或晶体管做有源器件，又可用膜工艺制作无源器件。电路集成度高，稳定性好，可靠性好。但是所用工艺设备比较昂贵、生产成本较高。
1．3 薄膜电路与厚膜电路的区别
薄膜电路与厚膜电路的区别主要有以下几点：一、是膜厚的区别：薄膜的膜厚小于10μm，大多处于小于1μm，厚膜电路的膜厚一般大于10μm；二、是制造工艺的区别：薄膜电路采用的是真空蒸发、磁控溅射等工艺方法，厚膜电路一般采用丝网印刷工艺;三、与厚膜集成电路相比较,薄膜电路的特点是所制作的元件参数范围宽、精度高、温度频率特性好,可以工作到毫米波段。并且集成度较高、尺寸较小。
1．4数字HIC在微电子技术中的地位
微电子技术是一门使电子元器件和电子系统微小型化的技术。具体说,微电子技术，除了设计，制造微型电子组件,集成电路和功能器件等技术外 ，还包括集成电路和由集成电路构成的微电子系统的应用技术。集成电路则是微电子技术的一个重要方面,它将组成电路的有源和无源元器件及其互连线一起制作在半导体基片或绝缘基板上，直接构成一个完整的具有一定功能的微型电路。按照制造工艺不同，集成电路可分为半导体，薄膜，厚膜和混合集成电路.随着电子产品向功能复杂化、体积小型化以及高性能高可靠性方面的发展，集成化和大规模集成化已成为迫切的要求和必然趋势。在集成电路面临这种应用要求而迅速发展的过程中,数字集成电路又在数量、品种和进展速度上比其它集成电路居领先地位。因此，数字集成电路已被广泛地应用于计算机、通讯、自动控制、仪器仪表等的数字系统中。近几十年，薄膜技术与薄膜材料科学突飞猛进的发展对薄膜电子产品的巨大推动作用,尤其是数字混合集成电路具备了半导体集成电路与薄膜集成电路的共同有点，引起了广大生产厂家的极大兴趣和广大用户对这种电子产品的青睐。自然而然，在未来微电子技术的进一步发展中，推动数字混合集成电路的发展将成为必然趋势。

2 HIC元、器件的平面图形设计
在既定技术规范的前提下，将电路原理图中的元、器件转换成适合HIC工艺的平面图形的过程称为电路元、器件的平面图形设计。
2。1薄厚膜集成方式的选择
HIC具有设计灵活性、元器件参数范围广、精度高、性能好等特点，对于线路较复杂,品种较繁多的模拟集成电路最为适合.其中，薄膜混合集成电路适用于要求低噪声、高稳定，高频率的电路；厚膜混合集成技术适用于要求高电压、大功率、低成本的电路。
2.2膜电阻器的平面图形设计
2.2.1 膜电阻率和方阻
块状导体的电阻率只与物质种类有关，与物体的形状和大小无关.对于膜电阻材料来说，由于膜厚度很小，厚度的精确测量有一定的难度，而且这时膜的电阻率已不再是一个常数。导体的电阻率与厚度有密切关系。膜电阻(Sheet Resistance)与电阻率之间的关系可表示为：
（2—1）
式中表示膜的厚度。
对与一个宽度一致的均匀电阻膜，其电阻值：
(2—2）
式中L为膜的长度，单位为cm；为膜的宽度，单位为cm;为与膜有关的性能常数，称为膜所具有的电阻值或叫做方阻，单位为Ω/□。
膜电阻的定义为：长﹑宽相等的一块正方形电阻膜，当电流从一边流向其对边时电阻膜所具有的电阻值，又称方阻，膜长L与膜宽的比N叫做方数。
制作膜电阻器所选用的材料,应该膜电阻高或温度系数小.
2.2。2 电阻设计3种方法
分别是直线型电阻、帽型电阻、弯曲型电阻
在设计膜式电阻图形时，首先要根据可利用的基片面积和电阻器的功耗,粗略的计算电阻体的长、宽比，在根据所要求的阻值，选择适当的图形和材料.膜式电阻的阻值是由下式决定的.即：

式中N为方数,在实际设计中可根据方数选择图形.当N≤5时,采用直线型；当5﹤N≤10时利用帽型，当N＞10时要用弯曲型。由于工艺，材料和小型化的限制,厚膜电阻宜采用直线型、帽型；薄膜电阻多采用帽型和弯曲型。
图2-1 直线型电阻平面图
1）直线形电阻的设计
直线形电阻是一种最简单的电阻图形(如图2—1）为了小型化，电阻器图形占用的面积越小越好。然而,电阻器的长度和宽度并不是可以任意确定的，这是因为他们不仅受到式2—2中所规定的长宽比的制约,而且还受到电阻器的额定功率和工艺条件的限制。
电阻器的额定功率密度，简称为功率密度,是一个根据特定种类电阻器的老化试验确定的典型数据，它表明电阻体的单位面积上能够承受的功率，用表示。的值主要与电阻器的基片材料和电阻材料有关，在实际的设计中要通过实验确定出合理的数据. 根据电路功能指标确定出电阻器的额定功率P以后,就可以求出电阻器的面积于是有：
（2-3)
解由式（2-3)和式(2-2）组成的方程组，就可以得到满足阻值和额定功率要求的直线形膜电阻器的宽度W和长度：
； (2—4)
当N＜1时，以上公式改为：
; （2—5）
当由式(2-4)和(2-5)求出电阻器的最小宽度和长度，小于工艺条件说容许的最小值时，应以后者为准。在基片面积容许的条件下，电阻器尺寸可做的略大些，因为大多数电阻器的宽度与长度比起来都较小,而宽度越小,工艺因素造成的宽度W的相对误差就越大，因而对电阻器方数的影响也会越大，进而对整个电阻器阻值误差的影响也越显著。
另外，电阻器的宽度W与实际膜的宽度是相等的，而长度L却有所不同，这是因为L只是电阻器两引端之间的距离。为了使电阻膜能够和引出端导体良好接触，必须保证电阻膜的每个端头和导体重叠一定长度，一般为0.5毫米,因此电阻膜的实际长度为()。在设计电阻膜图形时一定要注意这一点。

(2）帽形电阻图形的设计
帽形电阻由于图形很像帽子而得名（如图2-2），是膜电阻设计中最常用的电阻图形。这种图形的主要特点是在采用微调电阻值增加很多，同时又不增加占用的面积.
图2-2 帽型电阻示意图
帽形电阻主要是利用切去部分膜层以增加膜的长度的方法来达到所要求的阻值（即标称阻值），所以一般设计时的阻值要小于规定的阻值(即小于70％左右）。我们用和分别表示设计阻值和标称阻值.则：
先用直线形电阻器的宽度公式来计算线宽，以代入(2-4）式得：
(2—6) 电阻的长度为：
(2-7)

如果计算所得的L≤5W即N≤5，则仍用直线图形这是因为帽长度必须为，为切割宽度,也就是说要保证切割后余下部分的电阻宽度不小于设计的线宽W。如果L〉5W或N〉5，则可以设计为帽形，帽长为:
(2-8)
最大限度微调的情况，帽形的电阻值可表示为：
（2-9）
从上式可见,只有时未知数，如果求出它的阻值则图形的大小就确定了。那么如何确定呢？考虑未切割时帽形部分的阻值比设计值小,而在最大切割时阻值会大大增加，所以在计算时一般取标称阻值1.5倍来求出,即：

利用上式和得到：
(2—10)
帽形电阻图形是基本不损失面积而大大增加电阻方数最有效的途径，而且便于调整阻值，所以在膜电路中被广泛采用。

(3）弯曲形电阻图形设计
图2-3 弯曲电阻图形
弯曲形电阻图形在薄膜或厚膜电阻中都有使用，但主要用于薄膜电阻器中。为了或得高阻值电阻膜，除在材料方面进行研究外,目前主要通过多个弯曲的方法来增加阻值.图形中任何弯曲图形拐弯处的有效方数都相应地比直线部分的少，这是由于弯曲部分电流分布不均匀造成的，而且愈靠近拐角内侧其电流密度越大，也就越容易形成过热点。因此,在考虑大功率的场合，往往用圆角来代替直角或用金属薄膜将其短路。在实际应用中,把拐弯处的方数取0.5就可以满足一定精度要求.弯曲图形如图（2—3)的有效方数可以近似表示为：
（2-11)
式中为图形的长度；为图形的宽度；为线条宽度；为线条间距；为弯曲的次数；为每个弯曲中的方数.
在一般设计中，常取= 于是（2-11)式化简为:
（2-12)
式中为电阻图形面积。这时的电阻值为:
(2-13）
由上式可见在给定图形面积和方阻的条件下,如果尽可能的选择小线宽和间距，弯曲电阻图形可以获得尽可能大的方数和阻值。但是在实际应用中，线宽和线距还要视阻值、面积和功率密度、工艺要求等具体情况来确定最小的线宽和线距。
2。3膜电容的平面图形设计
2。3.1膜电容的主要特性参数
(1)电容的电容量
膜电容是一个典型的平行板电容器。在电容器的有效面积为s（cm2)，电解质的介电常数为ε，介质层厚度为d（cm)时，他的电容量c为：
C=ε··S/d （pF） （2-14)
式中为真空介电常数,=0。0885pF/cm 。
据上式可见，从小型话考虑设计时总是希望选择介电常数大的材料作为电介质，并在耐压许可的情况下尽可能的减小介质的厚度。
(2）介质厚度d和比容Cp
1)介质厚度d d是膜式电容器设计中的关键参数，能否正确的选择d直接影响到电容器的稳定性,耐压强度和可靠性。d的最小值为：
(cm)
式中：V—额定工作电压,V;
E—介质的击穿电场强度，V/cm；
k—安全系数，k=0.1～0。5 .
2)比容Cp
电极的单位有效面积所形成的电容量，表达式为:
Cp=C/s=0。0885/d (pF/cm2） （2-15）
应该指出的是,在工艺过程不完全相同的情况下，即使对一定的介质材料来说,确定的d值并不能获得确定的Cp值。因此，只有在工艺条件恒定不变，介质厚度确定后，比容才能随之确定。
(3）贮能因数
贮能因数定义为额定工作电压和比容的乘积:
V·Cp=0。08885k·ε·E （2-16）
通常电容量较大、额定电压较高的膜式电容，要采用贮能因数大的材料制作.由于材料选择和工艺因数的限制，目前的混合继承电路中，薄膜电容能满足中小电容的需要，厚膜电容只能满足小电容的要求，其他则普遍采用外贴.
2。3。2膜电容的平面设计
与膜电阻相比,膜式电容的几何图形设计比较简单，它是将下电极、介质、上电极依次制作在基片上。对于非阳极氧化介质膜,为了防止上、下电极间的短路并考虑到工艺上的误差，介质图形面积必须大于电容器的有效面积，每边留边在0。2mm以上.电容器的电极图形形状是由电容器的精度、基片的整体布局、电极寄生电阻及制造工艺要求确定的。当比容确定以后，电容器的电极有效面积可根据下是确定:
mm2 （2—17）
图2-4 几种常见的膜电容器的电极图形
电极的有效面积确定以后，就可以根据电路布局中电容器的位置，选择合适的电极形状［面积（)=长（)×宽（）］.由于电容器容量和精度与电极有效面积的大小和精度是紧密相关的，所以在进行平面图形设计时，电极有效面积的对准行性是至关重要的。
（a）交叉电极图形
交叉电极图形如图2—4（a）、（b）所示,这种电极的设计、制造简单，只要上、下电极的宽度足够精确，二者之间即使发生上下、左右移动也不影响S的大小。当两电极偏离垂直相交位置而相对转动θ角时，如图2—5所示，有效面积S的相对误差为:
图2-5上下电极相对移动示意图
（2—18）
例如两电极相对移动1°，即，才增加0。016%.这一误差是可以忽略的.而在工艺上控制二者的转动不大于
1°也是容易达到的，因此，这种图形可以获得高精度的值，是普遍采用的图形之一.它的缺点是总台阶尺寸较长，串联电阻较大.
（b）最小电极电阻图形
最小电阻图形如图2—4(c），是将下电极两侧适当扩大,使下电极串联电阻降为较小的数值。它在下电极材料电阻率较大的阳极氧化膜电容器中较为多见。但是上、下电极的左右偏移会改变电极有效面积，因此,上、下电极的对准精确度是十分重要的.
为了说明图2-4（c）的特点,我们先回顾一下电容器的损耗。通常电容器的等效电路是电极电阻和引线与电容器串联，其阻抗为：
（2-19）
式中为等效串联电容,为所有的等效串联电阻，电容器的损耗因数为：
(2—20）
可将分成两部分：
(2—21）
式中为介质损耗，为电极引线提供的总有效电阻.可以看出，在极高频率下，项是损耗的主要来源。根据式（2—20)和（2—21），R是由两部分组成，即：
Ω （2-22）
将式(2—22)代入（2—19)得：
（2—23）
图 2-6 指形可调电容图形
从式中可见：当频率很低时,阻抗实部取决于,而高频时则取决于。的大小是由电极材料的电阻率、电极的厚度和电容器的图形所确定。

（c）无极性电极图形
无极性电极图形如图2-4（d)所示，适用于工作在大信号情况下的阳极氧化膜电容器。由于阀金属氧化膜电容器具有单向导电性，属于极性电容器，能够经受的反向电压很小,在较大的交流图
信号或过大的反向偏压下就会造成击穿而短路。因此在这种情况下,最好设计成无极性电容器。
由于两个背靠背的极性电容器串联在一起，是出于正偏压的电容器限制了反向偏压电容器的漏电流，从而保护它免受电击穿。显然两个相同大小的电容器串联，使总电容量减小为一个电容器容量的一半，即同样容量的电容器确需要四倍于单个电容器的面积。
图2-7 叉指形电容器图形
（d)考虑到电极微调的图形
电容器的容量精度，除了受到电容器的有效面积精度的影响外，还随着介质层厚度d和介电常数的变化而变化。而在实际工艺中，厚度和介电常数是不容易直接进行测量和监控的，所以要考虑到电容的微调。
膜电容器的微调是通过减小电容器电极的有效面积，即一般减小上电极的面积来实现，所以要求电容器的容量要比标称值大。
图2-7是一个容量微调设计。它是由一个主电容器和五个小的指形电容器组成。主电容器的容量应为标称值的95%，五个小指形电容的容量为总标称值的10％。利用切断个别指形上电极的方法可以把容量调整到0.2%。
高频电路或者要求上升时间极短的脉冲电路中，需要小容量高精度的电容器时，可以采用叉指形结构的图形，如图2-7

2。4导电带、焊接区和交叉区的设计
在混合集成电路中，膜元件之间是由导电带连接；外贴元件和外引线则必须通过焊区与膜元件实现连接;而在导电带不得不交叉时，相互之间应以介质材料绝缘，这就是导电带、焊区交叉区的设计。在这些设计中,除了考虑到工艺、材料、图形的选择以外，还与整个电路的布局设计密切相关。

2.4。1导电带设计
（a)尽可能减少导电带的电阻，为此导电带要设计成宽而短的形状,一般宽度大于0.5毫米
（b）导电带之间及导电带与其它元件之间要保持一定间距,这是因为考虑到掩膜的偏移等工艺误差及减少分布电容,一般要求间距在0。3—0。5mm，若采用直接光刻技术，最小间距可以是0。15mm.
（c)导电带与其它的元件的边缘重部分一般大于0.15mm。
2。4。2焊区的设计
焊区的几何形状和大小是由焊接工艺和引线决定的，如烙铁焊，焊区就应大,至少为1mm×1mm.焊接区面积大，其焊接强度自然也大。外贴元器件用再流焊时,焊区宽度与元器件宽度相一致。若用微焊接技术，如超声波焊，焊区边长可减小至0.5mm
2。4。3交叉区的设计
设计导电带时尽量避免交叉，在无法避免时，可在交叉处淀积一层绝缘层把它们彼此隔开,但这会产生附加的寄生电容和交叉处的“台阶”效应（容易使导电带失效）等问题。对交叉区的要求是：
（a)电容量尽量小，要在0。5Pf—5pF以下.
（b）绝缘层电阻尽量大，要大于Ω,耐压大于。
（c)绝缘层和基片、导电带要相容，彼此之间附着力要求在7＊105PA以上。
为了减少交叉区的附加电容，介质膜应适当厚一些，并选用ξ小的材料，用较窄的导电带交叉以减小容量,但太窄又会使导电带的电阻增加。一般要求一个交叉区容量应小于2PF。在布线复杂时，避免交叉的有效办法是多层布线技术。

3、HIC平面设计基础
3.1基片材料
在厚薄膜混合集成电路中，承载膜式元件及其互连线，支持各种外贴元器件并起包装作用的绝缘体叫基片。
3。1。1基片材料概述
按材料的晶体状态可将基片分为四种类型：单晶基片、多晶基片、无定形玻璃基片和介于晶体与无定形二者之间的玻璃陶瓷基片。常见的单晶基片有α-Al2O3、MgO、SiO2等,由于它们的制造成本很高，只有在特殊情况下才少量使用.其次是多晶Al2O3、BeO陶瓷基片，其中上釉的Al2O3是薄膜电路广泛应用的材料之一。无定形玻璃基片主要是无碱玻璃和碱土玻璃。总性能介于玻璃和陶瓷之间的一种基片叫做玻璃陶瓷又叫微晶玻璃 。
各类型基片都有他们的优点和缺点：玻璃成本低、表面光洁度好淡导热性机械性强度差;微晶玻璃表面光洁度，机械强度较好，但导热较差，；陶瓷的导热、机械性能均好,但表面光洁度差；被釉的陶瓷虽然改善了光洁度，但导热率下降、高频性能及附着力等变差.
在混合集成电路中，薄厚膜元件都是直接制作在基片上，这样，基片本身的性质对混合集成电路的性能，特别是可靠性和生产中的可重复性关系非常密切。因此对于混合集成电路的设计和制造者来说，关键在于怎样选择和正确应用基片,以使得制造出的电路既稳定可靠，又成本低廉.随着微电子技术的发展，基片的材料也越来越广泛，除了玻璃、陶瓷、半导体之外，还有复合基片、有机材料基片、多层基片及各种印刷版基片。为了适应各方面的需要，基片还分成刚性、半刚性、弹性和可绕性基片。
3.1。2基片的要求
一般来说，混合集成电路使用的基片要求具备如下的性能:
（a)良好的表面光洁度.薄膜电路的基片所使用的微晶玻璃基片和无碱玻璃基片的表面粗糙度在Ra0。01以上.厚膜基片对光洁度也有一定的要求，因为过于光洁的基片会使厚膜元件对基片的附着力降低，而过于粗糙又要增加电阻噪声
(b)化学稳定性好.要求基片在制造电路的工艺过程不受到或尽可能少受到腐蚀损坏。基片本身的化学组份要有长期稳定性。
表面电阻和体积电阻高，以保证基片上膜式元件之间的绝缘。
(c)机械强度高,以保证基片在复杂的制造过程中和在恶劣的机械振动环境中不致损坏。
（d）热膨胀系数尽可能接近膜层的热膨胀系数。若相差过大，将使基片与膜层之间产生应力，对膜层产生破坏作用。
（e)导热性好，以提高混合集成电路的集成度和使用功率。
(f)成本低。至少要达到在大批量生产时能够有较低的价格.除此以外，还有无气孔、无吸水性、划片分隔性能好、外框尺寸公差小等要求。同时满足上述要求的理想基片是几乎没有的，在实际应用过程中，必须充分考虑电路对基片要求,进行合理的选取。
3。2薄膜材料
在薄膜电路中主要有四种薄膜:导体、电阻、介质和绝缘薄膜。导电薄膜用作互连线、焊接区和电容器极板。电阻薄膜形成各种微型电阻.介质薄膜是各种微型电容器的介质层。绝缘薄膜用作交叉导体的绝缘和薄膜电路的保护层。各种薄膜的作用不同,所以对它们的要求和使用的材料也不相同.

3.2.1薄膜导体材料
1、薄膜导体的作用:
连接电阻器端头；薄膜电容器的上、下电极；膜式元件之间的互连和外帖元器件的连接；制作高频电感器、微带线和制作接地线。
2、薄膜导体的主要要求：
（1）有良好的导电性方电阻不大于0。04 KΩ/□，金属的电阻率应小于4Ω·cm。
（2)与基片、介质材料、电阻材料的粘附性好。
（3)能承受较大电流密度,而不出现明显的点迁移。
(4）与N型和P型硅材料以及薄膜电阻的端头能形成良好的端头接触。
（5）可以电镀加厚，能经受高温处理。
(6)原料成本低廉，淀积和制造工艺简单、经济.
薄膜导体材料除了经济性能外,主要是导电率大，附着牢靠，可焊性好和稳定性高。因尚无一种材料能完全满足这些要求，所以必须采用多层结构。常用的是二至四层结构,如铬-金（Cr-Au）、镍铬-金（Ni Cr-Au)、钛—铂-金（Ti—Pt-Au）、钛-钯-金(Ti-Pd—Au）、钛-铜-金(Ti—Cu—Au）、铬-铜—铬—金(Cr—Cu—Cr—Au）等。
3。2。2薄膜电阻材料
根据薄膜电阻材料的组分,可将薄膜材料分为以下几类：
(1) 单组分金属材料
一般单组分金属的电阻率很低，不适宜做电阻材料。但对于一些难熔金属，块电阻率较高，可达10μΩ·cm以上,当他们处在薄膜状态时，电阻率还会增加几，甚至几十倍，温度系数也会相应的改善.钽膜是目前混合电路中应用最为广泛的材料。

(2) 合金材料
单元素金属的电阻率一般都比较小，人们为了提高电阻材料的电阻率，降低温度系数，一般都采用合金：对薄膜电阻材料的主要要求是膜电阻范围宽、温度系数小和稳定性能好。最常用的是铬硅系和钽基系.在铬硅系中有镍—铬(Ni—Cr）、铬-钴(Cr-Co)、镍-铬-硅（Ni-Cr-Si)、铬—硅(Cr—Si)、铬-氧化硅（Cr-SiO）、镍铬—二氧化硅(NiCr－SiO2）。属于钽基系的有钽(Ta)、氮化钽(Ta2N)、钽—铝—氮(Ta－Al－N)、 钽—硅(Ta—Si）、钽—氧-氮（Ta—O-N）、钽—硅-氧(Ta—Si—O）等。目前，在混合集成电路大多采用含有百分之八十的镍和百分之二十铬的镍铬膜。
(3) 金属-陶瓷材料
所谓金属陶瓷材料是一种由金属和氧化物两种成分组成的一种电阻膜，目前最常用的是铬—一氧化硅。
3。2.3薄膜介质材料
用于混合集成电路中薄膜电容器介质膜一般要求介电常数大、介电强度高、损耗角正切值小，用得最多的仍是硅系和钽系。即氧化硅(SiO）、二氧化硅（SiO2）、氧化钽(Ta2O5)和它们的双层复合结构：Ta2O5—SiO和Ta2O5-SiO2。有时还用氧化钇(Y2O3)，氧化铪（HfO2）和钛酸钡（BaTiO3）等.用一氧化硅做介质的电容器，由于制作工艺简单，其性能基本能满足一般场合的需要，所以成为国内外制作电容器的首选材料.
3.2.4薄膜绝缘体材料
为了减小薄膜网路中的寄生效应,绝缘薄膜的介电常数应该很小，因而采用氧化硅（SiO)、二氧化硅（SiO2)、氮化硼(BN)、氮化铝(AlN)、氮化硅（Si3N4)等。

3．3薄膜工艺
薄膜则是利用半导体采用已久的物理气相沉积技 术（PVD)，包括溅镀(Sputter Deposition）、蒸镀 （Evaporation)等制程和化学气相沉积技术(CVD） 来生成薄膜。相较于需要高温烧结的厚膜制程，薄膜制程多可控 制于400℃的制程温度以下，而且可视所采用的基板特性来调整制程，使得薄膜被动集成组件可因应不同的产品应用，制作在不同的基板上。可选用的基板可涵盖硅芯片、氧化铝陶瓷基板、玻璃基板, 甚至CB等基板上,都可制作薄膜被动组件,这种特性也使得薄膜型的集成被动组件可应用的范围相当广泛。

4、数字HIC的平面化布局设计
平面化布局是把给定的电路原理图绘制成一块或几块平面化图形的过程。要综合各种因数加以权衡,需要反复修改和比较，才能最后确定一种比较合理的平面图和具体的细节尺寸.
4.1设计指导原则
薄膜混合集成电路平面布局设计的一般原则包括：同一电路中各膜式元件，互连导体，焊接区的形状，取向和它们的推荐尺寸，最小细节尺寸，以及电路图形的布局。推荐尺寸代表目前大量生产中的工艺水平,这样的尺寸可以保证产品能够进行高成平率的生产。最小尺寸是目前可能达到,但尚不能保证高成品率生产的尺寸。薄膜混合集成电路（双稳态触发器）的尺寸限制如表（4—1）：

表(4—1）：薄膜工艺尺寸限制及受制因素 单位：mm
序号
内 容
薄膜电路（蒸发）
限制最小尺寸的主要因数
1
互连导体线宽和间宽
0.2
图形分辨率、导体寄生串联电阻、寄生分布电容
2
互连导体离基片边缘
0.5
避免封装损伤与短路、图形对准精确
3
外引出线焊接区边长
1.0
焊接区与基片的附着强度、引出线键合强度
4
外引出线焊接区间距
0。5
焊接工艺操作、寄生分布电容、避免短路
5
焊接区离基片边缘
0.5
避免封装损伤与短路、图形对准精确
6
片状外贴件焊接区间距
元件长度的最小值减1
元件尺寸、图形对准精确、避免倒焊元件局部焊接短路
7
半导体芯片焊接区边长
芯片边长最大值加0.125
芯片尺寸、芯片键合强度
8
带引线外贴件焊接区边长
引线直径×（1.5～3）
元件键合强度
9
电阻器线宽和间宽
0.2～0.3
图形分辨率
10
电阻膜与引出端重叠
0。5
图形对准精确、寄生串联电阻
11
引出端对电阻膜外侧留边
0。2
图形对准精确
12
电阻器离基片边缘
0.5
图形对准精确、避免封装短路、电阻器散热
13
电阻器间距离
0。2
图形分辨率、电阻微调工艺
14
电容器电解质留边
0。2
图形对准精确、避免电极短路
15
电容器电极与引出端重叠
0.5
图形对准精确、图形分辨率、键合强度
4。2电路平面图的粗略布局
电路平面图形粗略布局的目的，是为了给电路的最差条件分析﹑安装和评价电路模拟实验板和电路设计定型提供结构依据。其具体做法是:重新画出电路原理图，尽量减少连接线的数量﹑长度﹑弯曲和交叉。先将输入﹑输出及其它各种外引出线表清楚,再将模式元件及互连导体﹑外贴元件和丝状连线用不同的颜色笔画出.
估计膜式元件﹑膜导体和焊接区可能占用的面积，在相当于基片的图纸平面上，重新绘制出元件分布图.大面积元件应分布得较为松散,小面积的较密集,它们各自占据与其平面图形相对应的位置.各外引出线的焊接区务必布置在基片的适当的边缘上。最后，验证所取的方案能否满足电路功能﹑尺寸﹑体积和重量方面的要求.

其粗略布局图的基本做法：
(a)焊接区编号。为了区别，外引出线的焊区用数字表示,内部外贴元件器件的丝状焊区用字母表示.
（b）重画电路图,略去外贴件，缩短膜互连导体的长度.
（c）初步安排膜式元件和焊接区的平面布局，应该尽量避免膜导体的交叉，在交叉不能避免时，可设计膜交叉区或丝状连接。
下面是双稳态触发器的原理图（4-1)和可实现薄膜化的电路（4—2）：
图4-1 双稳态触发器原理图

图4-2双稳态触发器可实现薄膜化的电路部分

4.3膜电阻的寄生效应
在对电阻器进行几何尺寸的设计和计算时,是把电阻器作为纯电阻元件来考虑的.实际上，不能简单地认为膜式电阻器是纯电阻元件。因为在某些状态下,电阻器