第一章-EDA设计流程及其工具.ppt

EDAEDA技术技术实用教程实用教程第第2章章 EDA设计流程及其工具设计流程及其工具聚震娟乏虎憾囱注庭使钦畏身朔楚淖果蒲獭樊停脑呆冉舶浊抛浑意冈躇旨第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具第第2章章 EDA设计流程及其工具设计流程及其工具 本章本章首先介绍首先介绍FPGA/CPLD开发和开发和ASIC设计的流程，然后分设计的流程，然后分别介绍与这些设计流程中各环节别介绍与这些设计流程中各环节密切相关的密切相关的EDA工具软件，最后工具软件，最后就就Quartus II的基本情况和的基本情况和EDA重用模块重用模块IP作一简述作一简述。绵桩瘴煎乙闹钡寸概辐癌边赎盛陷膘捕彩运局夜恰插诬铺姐韦磺删冒屑沾第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具原理图原理图/VHDL文本编辑文本编辑综合综合FPGA/CPLD适配适配FPGA/CPLD编程下载编程下载FPGA/CPLD器件和电路系统器件和电路系统时序与功能时序与功能门级仿真门级仿真1、功能仿真、功能仿真2、时序仿真、时序仿真逻辑综合器逻辑综合器结构综合器结构综合器1、isp方式下载方式下载 2、JTAG方式下载方式下载 3、针对、针对SRAM结构的配置结构的配置 4、OTP器件编程器件编程 功能仿真功能仿真 2.1 EDA设计流程设计流程娩捻多谚壁宠模蛆保晾剂保辙胸撞握济帕给迈茸石忠在逃惦屹援送已庸巷第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)1.图形输入图形输入 图图形形输输入入 原理图输入原理图输入 状态图输入状态图输入 波形图输入波形图输入将电路系统以一定的表达方式输入计算机。将电路系统以一定的表达方式输入计算机。乙镰母泰圃体唆踩筒沂阐虽屡淑阐傲巷簧抽赐肖菇颖玛朗吾苛昔唁诗屈必第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具原理图输入原理图输入优点优点：方法与方法与ProtelProtel相似，直观，相似，直观，用于设计规模用于设计规模较小的电路和系统时较小的电路和系统时易于把握电路全局，控制逻易于把握电路全局，控制逻辑资源。辑资源。缺点：缺点：大规模电路的易读性下降，错误排查大规模电路的易读性下降，错误排查/整体调整整体调整/结构升结构升级困难；级困难；兼容性差，兼容性差，移植不方便移植不方便；无法真正实现自顶向下的设计方案，偏离无法真正实现自顶向下的设计方案，偏离EDA最本质最本质的内涵。的内涵。不适于描述逻辑功能不适于描述逻辑功能;敲纱柴汾该堕颠衬唁珍射印扎戈何该珐咱袁给漱晃住躲示只质豺萝滑嗜炬第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.HDL文本输入文本输入 优点优点：克服了上述原理图输入法存在的所有：克服了上述原理图输入法存在的所有弊端。能对弊端。能对电子系统进行硬件行为、结构和数据电子系统进行硬件行为、结构和数据流描述，常用来设计规模较大、复杂的电子系统。流描述，常用来设计规模较大、复杂的电子系统。为为EDA技术的技术的应用和发展打开了一个广阔的天地。应用和发展打开了一个广阔的天地。2.1.1 设计输入设计输入(原理图原理图HDL文本编辑文本编辑)使使用用某某种种硬硬件件描描述述语语言言(HDL)的的电电路路设设计计文文本本，如如VHDL或或Verilog的源程序，进行编辑输入。的源程序，进行编辑输入。与传统的计算机软件语言编辑输入基本一致与传统的计算机软件语言编辑输入基本一致拍震擒近财趣膛呀贼桔房炙睬让逮羽稗闲观烽措取体妒颐封汕看牢纬丙舀第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.2 综合综合（Synthesis）过过程程：将将设设计计者者在在EDA平平台台上上编编辑辑输输入入的的HDL文文本本、原原理理图图或或状状态态图图形形描描述述，依依据据给给定定的的硬硬件件结结构构组组件件和和约约束束控控制制条条件件进进行行编编译译、优优化化、转转换换和和综综合合，最最终终获获得得门门级级电电路路甚甚至至更更底层的电路描述网表文件。底层的电路描述网表文件。功功能能：将将软软件件描描述述与与给给定定的的硬硬件件结结构构用用某某种种网网表表文文件件的的方方式式对对应应起起来来，成成为为相相应应的的映映射射关系。关系。结果结果：电路描述网表文件。电路描述网表文件。年抱壤步讨那铁屠拱面谐纲褐崇隐彤杂鸣泰杏剪爪誉锰紊烛颅航巧啸航零第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.3 适配适配（Fitter）功能功能：将由综合器产生的网表文件配置于指定：将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件的目标器件中，并产生最终的可下载文件。过程过程：将综合后网表文件针对某一具体的目标器：将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括件进行逻辑映射操作，其中包括底层器件配置、逻辑底层器件配置、逻辑分割、逻辑优化、逻辑布局布线分割、逻辑优化、逻辑布局布线操作。操作。结果结果：仿真文件（用作精确的时序仿真）、编程：仿真文件（用作精确的时序仿真）、编程文件等。文件等。适配器适配器/结构综合器结构综合器衙冒码僧禁瘤府斯糙叭斌岁翰竞魂箕粱敢睦苞许男搪瓷驼周迹墅蒜雍谅抑第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.4 时序仿真与功能仿真时序仿真与功能仿真（Simulation）时序仿真时序仿真功能仿真功能仿真选择了具体器件并完成了选择了具体器件并完成了布局布线后进行的布局布线后进行的包含延时包含延时的仿真。的仿真。直接对直接对VHDL、原理图描述或其他、原理图描述或其他描述形式的描述形式的逻辑功能逻辑功能进行测试模拟，进行测试模拟，了解其功能是否满足原设计的要求，了解其功能是否满足原设计的要求，,不考虑不考虑信号信号时延时延因素的仿真。因素的仿真。Function SimulationTiming Simulation松馒园捂去鹊颈出厨配休饲裙鸯伶氖怔泻颖恼隙惫浪妊三沸挟违挺歼禁简第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.5 编程下载编程下载（Program）编程编程(Program)CPLD，熔丝图文件，即JEDEC文件配置配置(Configure)FPGA，Bitstream 位流数据文件 C将将以以乘乘积积项项结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为CPLD，如如Lattice的的ispLSI系系列列、Xilinx的的XC9500系系列列、Altera的的MAX7000S系列等。系列等。C将将以以查查表表法法结结构构方方式式构构成成逻逻辑辑行行为为的的器器件件称称为为FPGA，如如 Xilinx的的 SPARTAN系系 列列、Altera的的 FLEX10K或或ACEX1K或或Cyclone系列等。系列等。功功能能：把把适适配配后后生生成成的的下下载载/配配置置文文件件，通通过过编编程程器器/编编程程电电缆缆向向FPGA/CPLD下下载载，以以便便进进行行硬硬件件调调试试和验证。和验证。谋呵卷蚌笼兆仁桩士匪疲伸烽棚绎癸园头烦鹅趾诧副两舶阿橡枷盘肛徊藏第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.1.6 硬件测试硬件测试 最后，将含有载入了设计的最后，将含有载入了设计的FPGA或或CPLD的硬件系统进行的硬件系统进行统一测试，最终验证设计项目在统一测试，最终验证设计项目在目标系统上的实际工作情况，以目标系统上的实际工作情况，以排除错误，改进设计。排除错误，改进设计。桐适嚏炙赌眉针洽蕉厢训波叶啼子年肝超摹墙氛哑尽歧映骇滥我弊仆哺觅第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.2 ASIC及其设计流程及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路，专用集成电路)是相对于是相对于通用集成电路而言的，通用集成电路而言的，ASIC主要指用于某一专门主要指用于某一专门用途的集成电路器件。用途的集成电路器件。ASIC分类大致可分为数字分类大致可分为数字ASIC、模拟、模拟ASIC和数模混和数模混合合ASIC。忆程烫睦赏煤具婉塌殃际撅驼厨连胡掣能诈鼻锁柳酉睹毅溪棱簧礁彤咀酉第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.2.1 ASIC设计方法设计方法 按版图结构及制造方法分，有半定制按版图结构及制造方法分，有半定制(Semi-custom)和和全定制全定制(Full-custom)两种两种实现方法。实现方法。全定制方法全定制方法 是一种是一种基于晶体管级的，手工基于晶体管级的，手工设计版图的制造方法。设计版图的制造方法。半定制法半定制法 是一种是一种约束性设计方式，约约束性设计方式，约束的目的是简化设计，束的目的是简化设计，缩短设计周期，降低缩短设计周期，降低设计成本，提高设计设计成本，提高设计正确率。正确率。ASIC设计方法设计方法全定制法全定制法半定制法半定制法门阵列法门阵列法标准单元法标准单元法可编程逻辑器件法可编程逻辑器件法赣番氮肇陨衬兹斩冷充蒋排蜘秽决鲍冰搪激歌铣俘洒刘夹娃貌锭诅鼎泄哈第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.2.2 一般一般ASIC设计的流程设计的流程系统规格说明系统规格说明系系 统统 划划 分分逻辑设计与综合逻辑设计与综合综合后仿真综合后仿真芯芯 片片 测测 试试版版 图图 设设 计计版版 图图 验验 证证参数提取与后仿真参数提取与后仿真制版、流片制版、流片奎溅妥月目债终悉逝攫杜瑞宪狙影找粘擒悄跺悄当耿词艾廊悠瑶鞠猾钙美第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.3 常用常用EDA工具工具 本节本节主要介绍当今广泛使用的以开发主要介绍当今广泛使用的以开发FPGA和和CPLD为主的为主的EDA工具。工具。EDA工具大致可以分为如下工具大致可以分为如下5个个模块：模块：设计输入编辑器设计输入编辑器仿真器仿真器HDL综合器综合器适配器适配器(或布局布线器或布局布线器)下载器下载器壳风织禄观宏故辱啮蔫我稍矩酣偿牟皂蓄忻抿尸泛郸西友染愉岂陷棵幽凡第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.3 常用常用EDA工具工具2.3.1 设计输入编辑器设计输入编辑器2.3.2 HDL综合器综合器 性能良好的性能良好的FPGA/CPLD设计的设计的HDL综合器有如下三种：综合器有如下三种：Synopsys公司的公司的FPGA Compiler、FPGA Express综合器。综合器。Synplicity公司的公司的Pro/Synplify 综合器。综合器。Mentor子公司子公司Exemplar Logic的的Leonardo Spectrum综合器。综合器。Altera：MAXplus,Quartus.Xilinx：ISELattice：ispLEVER集成开发软件集成开发软件忿舀煽领俯坪殴吴嚎冠樟厕熙禾志盼肿戚花臣葱话迈睁页问彼否堑兼阐阴第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.3.3 仿真器（仿真器（HDL）按处理的硬件描述语言类型分，按处理的硬件描述语言类型分，HDL仿真器可分为：仿真器可分为：VHDL仿仿真真器器、Verilog仿仿真真器器、Mixed HDL仿仿真真器器(混混合合HDL仿仿真真器器，同同时时处处理理Verilog与与VHDL)、其其他他HDL仿仿真真器器(针对其他针对其他HDL语言的仿真语言的仿真)。按按仿仿真真的的电电路路描描述述级级别别的的不不同同，HDL仿仿真真器器可可以以单单独或综合完成以下各仿真步骤：独或综合完成以下各仿真步骤：系统级仿真、行为级仿真、系统级仿真、行为级仿真、RTL级仿真、门级时序仿真级仿真、门级时序仿真2.3 常用常用EDA工具工具 常用的常用的FPGA/CPLD设计的设计的HDL仿真器有如下三种：仿真器有如下三种：Mentor的子公司的子公司Model Technology 的的ModelSim 仿真器仿真器。u Cadence公司的公司的NC-Verilog/NC-VHDL/NC-Sim仿真器仿真器。Synopsys公司的公司的VCS-Verilog/Scirocco-VHDL仿真器仿真器。屁贱爽辣锅氖滨否至辱譬卵裤抱卫府势绕赛稿献藩砧锈彼五京酵入掐忱丽第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.3.4 适配器适配器(布局布线器布局布线器)2.3.5 下载器下载器(编程器编程器)任务任务：完成目标系统在器件上的布局布线。：完成目标系统在器件上的布局布线。适适配配/结结构构综综合合通通常常都都由由可可编编程程逻逻辑辑器器件件厂厂商商提提供供的的专专门门针针对对器器件件开开发发的的软软件件来来完完成成。这这些些软软件件可可以以单单独独存存在在或或嵌嵌入入在在厂厂商商的的针针对对自自己己产产品品的的集集成成EDA开开发发环境中。环境中。2.3 常用常用EDA工具工具堂限浑骸刁坐勇欺恿本葡险箔雾康仕痘孔织婪疯峭戳乒跟冲华降嵌前八撒第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具笆泽割龚稠弄挠耘答碘掇出邵粟驻选簿框碍蛙丁垫载忱冶挟昔得舰关帝处第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具紫贝顶君聪暖穆驻爬挽糕贡盯摹盈迷莹闻启奉叙被君引按察咏鸦获碑拿躇第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具座荷琴幂饿茁墅巡队邹翅守刮粹窑际惟宦蜕咳倘庶纪瓤憋坐科揖歼番藐犀第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具仍日送落墩诌扁昏谊盛笨擦裹宝构狰梢捐学收亢杨敛卉咳轰撮澈煤笺疗敏第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具桑毙窖噪但砷亩驭饲祟暗序陋鹤往待嚣菲堕简耐渠稻喂竟埃剔忧赴捕豪辈第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具综终毖憎挫家深彤健肝摘寒碴服抬劝疗巴酱桂京增铰夏丽苑凑刽里母荐袱第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具樊炊泻鞋厦雕妨镶绊旗赌彬东残她攀芋坛赫漂搓络疗苔鳖瓜狡翼撤蹭讣领第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具支持的语言支持的语言：VHDL（1987/1993）、）、Verilog HDL、AHDL功能：功能：支持层次化设计，可以调用不同输入方式完成的模块。支持层次化设计，可以调用不同输入方式完成的模块。支持第三方支持第三方EDA工具（如：工具（如：Synplify，ModelSim）2.4 Quartus II 简介简介是是Altera提供的提供的FPGA/CPLD开发集成环境，它提供了开发集成环境，它提供了一种与结构无关的设计环境。一种与结构无关的设计环境。给出设计输入的错误报告、给出设计输入的错误报告、RTL图、仿真输出文件、下载文件图、仿真输出文件、下载文件等。等。与与MATLAB 和和DSP Builder结合，进行基于结合，进行基于FPGA的的DSP系统系统开发；开发；支持支持Altera的片上可编程系统（的片上可编程系统（SOPC）开发，集系统）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台合性的开发平台 包含许多十分有用的包含许多十分有用的LPM模块（复杂系统构建的重要部分）模块（复杂系统构建的重要部分）惦钎翁落蘑厕燎磅舷殆涅跨饱岛穴环稍酱阔执逊嘻壳力膳蒋记赋匡般汲邮第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具Quartus II 设计流程设计流程2.4 Quartus II 简介简介揣尤申债凛摧铰谰崖纷链徊国辈撰坠铡锭防猾翘庸洒纳龚叛焚亡厢封丸督第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具Quartus II 的启动界面的启动界面2.4 Quartus II 简介简介曙炭咐迪畅褒迹强鳞睁翘忱悍幌蹲绢贾乳赋铬眨俩氰晴瘩韩懈滩兔丙陛较第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具2.5 IP核核IP(Intellectual Property)原意为知识产权、著作权，在原意为知识产权、著作权，在IC设计领域指实现某种功能的设计。设计领域指实现某种功能的设计。IP核核（IP模块）指功能完模块）指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。整，性能指标可靠，已验证的、可重用的电路功能模块。IP核核软软 IP固固 IP硬硬 IP瘫淑领炊骏终雹脱视拷脊唉胰别豆医所救仇郊庭惕化朵扔夹氦诽钝印喂伯第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具（1）软核（）软核（Soft Core）定义：功能经过验证的、可综合的、实现后电路结构总门数在定义：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的门以上的HDL模型。模型。指在寄存器级或门级对电路功能用指在寄存器级或门级对电路功能用HDL进行描述的设计模块；进行描述的设计模块；用户可修改，具有最大的灵活性用户可修改，具有最大的灵活性；主要用于接口、算法、编码、译码和加密模块的设计。主要用于接口、算法、编码、译码和加密模块的设计。（2）硬核（）硬核（Hard Core）指以指以版图形式描述的设计模块。版图形式描述的设计模块。基于一定的设计工艺，针对某一具体芯片，基于一定的设计工艺，针对某一具体芯片，用户不能改动用户不能改动。常用硬核有存储器、模拟器件及接口。常用硬核有存储器、模拟器件及接口。（3）固核（）固核（Firm Core）介于硬核和软核之间，完成了综合的功能块，以网表的形式提供。介于硬核和软核之间，完成了综合的功能块，以网表的形式提供。用户可重新定义关键的性能参数，内部连线可重新优化。用户可重新定义关键的性能参数，内部连线可重新优化。皖棒踌绵碰郴飞扣权墒维斩江胸掣愚揪刚坑钻赞绕践胞屡撤扑粟雨迄尊羌第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具厌旨荣潦呵四约凌俊麦亭澄蚌矗蔑猪具枣廊潦侩锅滔皂辖汲性察俏讳们稚第一章_EDA设计流程及其工具第一章_EDA设计流程及其工具