三输入或门版图设计的.doc

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1 绪 论
1.1 设计背景
随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。
Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。
HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。由于
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HSpice A/D程序集成了模拟与数字电路的仿真运算法，它不仅可以仿真单一的模拟电路或数字电路，而且可以有效、完善地仿真模拟和数字混合电路。经过多年的改版，HSpice A/D以其强大的功能及高度的集成性而成为先进最受欢迎的电路仿真软件。
1.2 设计目标
1.用MOS场效应管实现三输入或门电路。
2.用tanner软件中的原理图编辑器S-Edit编辑三输入或门电路原理图。
3.用tanner软件中的W-Edit对三输入或门电路进行仿真，并观察波形。
4.用tanner软件中的L-Edit绘制三输入或门版图，并进行DRC验证。
5.用W-Edit对三输入或门的版图电路进行仿真并观察波形。
6.用tanner软件中的layout-Edit对三输入或门进行LVS检验观察原理图与版图的匹配程度。

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2三输入或门电路原理图编辑
2.1电路结构
用CMOS实现三输入或门电路，PMOS和NMOS管进行全互补连接方式，栅极相连作为输入，电路上面是三个PMOS并联，PMOS的漏极与下面NMOS的漏极相连作为输出，POMS管的源极和衬底相连接高电平，三个NMOS管的源极与衬底相连接低电平；原理图如图2.1所示。

图2.1 与非门电路的原理图
其工作原理为：
当A=0,B=0,C=0时，Y=0； 当A=0,B=0,C=1时，Y=1；
当A=0,B=1,C=0时，Y=1； 当A=0,B=1,C=1时，Y=1；
当A=1,B=0,C=0时，Y=1； 当A=1,B=0,C=1时，Y=1；
当A=1,B=1,C=0时，Y=1； 当A=1,B=1,C=1时，Y=1；
及当输入A,B,C都为0时，与其相连的PMOS管导通，与其相连的NMOS管截至，与GND相连的NMOS导通，输出为GND的值；
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当输入A=0，B=0，C=1时，与C相连的NMOS管导通，输出为C的值；
当输入A=0，B=1，C=0时，与B相连的NMOS管导通，输出为B的值；
当输入A=0，B=1，C=1时，与B,C相连的NMOS管导通，输出为B或者C的值；
当输入A=1，B=0，C=0时，与A相连的NMOS管导通，输出为A的值；
当输入A=1，B=0，C=1时，与A,C相连的NMOS管导通，输出为A或者C的值；
当输入A=1，B=1，C=0时，与A,B相连的NMOS管导通，输出为A或者B的值；
当输入A=1，B=1，C=1时，与A,B,C相连的NMOS管导通，输出为A或者C或者B的值；
2.2三输入或门电路仿真观察波形
给三输入或门的输入加激励，高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间，进行仿真，并输出波形；波形图如下图2.2所示。

图2.2 三输入或门电路输入输出波形图
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2.3三输入或门电路的版图绘制
用L-Edit版图绘制软件对三输入或门电路进行版图绘制，同时进行DRC验证，查看输出结果，检查有无错误；版图和输出结果如图2.3所示。
图2.3 三输入或门电路版图及DRC验证结果
2.4三输入或门版图电路仿真观察波形
同或门原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如下图2.3所示。

图2.4 三输入或门电路版图输入输出波形图
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三输入或门电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。
2.5 LVS检查匹配
用layout-Edit对三输入或门进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查三输入或门电路原理图与版图的匹配程度；输出结果如下图2.5。
图2.5 三输入或门电路LVS检查匹配图

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总 结

通过这次课程设计，学习使用一个新工具——tanner软件。并使用tanner软件对三输入或门模拟电路进行了绘制，并其电路进行了仿真。在此过程中对IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。典型的模拟电路的设计借助典型器件特性的探讨、运用tanner软件对模拟电路的原理图进行绘制，并进行了电路仿真，熟悉了tanner在此方面的应用，对这两个软件有了更深刻的了解。
这次课程设计，学习了新软件，对其从一无所知到了解，这其中遇到了许多问题。在用tanner绘制版图时由于对其结构不是特别熟悉导致出现问题。PMOS要使用P select,N well。NMOS要使用N select。以至于浪费了挺多时间。以后在学习的过程中一定要把理论知识掌握熟练，再进行实践。
总的来说这次课程设计还是很有意义的，对自己专业也有了更深的了解。同时，学会了电路版图的绘制及仿真。
在此次课程设计中也遇到了很多问题，多亏老师的指导和同学的帮助，能够按时完成设计。

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参考文献
[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.
[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.

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附录一：版图网表
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;
* TDB File: C:\Users\Administrator\Desktop\LJB\layout\Layout2.tdb
* Cell: Cell0 Version 1.80
* Extract Definition File: ..\..\tanner\LEdit90\Samples\SPR\example1\lights.ext
* Extract Date and Time: 07/05/2013 - 10:26

.include C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md

* Warning: Layers with Unassigned AREA Capacitance.
* <Poly Resistor ID>
* <Poly2 Resistor ID>
* <N Diff Resistor ID>
* <P Diff Resistor ID>
* <P Base Resistor ID>
* <N Well Resistor ID>
* Warning: Layers with Unassigned FRINGE Capacitance.
* <Pad Comment>
* <Poly1-Poly2 Capacitor ID>
* <Poly Resistor ID>
* <Poly2 Resistor ID>
* <N Diff Resistor ID>
* <P Diff Resistor ID>
* <P Base Resistor ID>
* <N Well Resistor ID>
* Warning: Layers with Zero Resistance.
* <Pad Comment>
* <Poly1-Poly2 Capacitor ID>
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* <NMOS Capacitor ID>
* <PMOS Capacitor ID>

* NODE NAME ALIASES
* 9 = Y (74,-12)

M1 2 Y 1 8 PMOS L=5u W=5u
* M1 DRAIN GATE SOURCE BULK (63.5 -3.5 68.5 1.5)
M2 Y 6 7 8 PMOS L=3u W=5u
* M2 DRAIN GATE SOURCE BULK (29.5 -3.5 32.5 1.5)
M3 7 4 5 8 PMOS L=3u W=5u
* M3 DRAIN GATE SOURCE BULK (18 -3.5 21 1.5)
M4 5 3 2 8 PMOS L=3u W=5u
* M4 DRAIN GATE SOURCE BULK (7 -3.5 10 1.5)
M5 Y Y 1 Y NMOS L=5u W=5u
* M5 DRAIN GATE SOURCE BULK (63.5 -24.5 68.5 -19.5)
M6 Y 6 Y Y NMOS L=3u W=5u
* M6 DRAIN GATE SOURCE BULK (29.5 -24.5 32.5 -19.5)
M7 Y 4 Y Y NMOS L=3u W=5u
* M7 DRAIN GATE SOURCE BULK (18 -24.5 21 -19.5)
M8 Y 3 Y Y NMOS L=3u W=5u
* M8 DRAIN GATE SOURCE BULK (7 -24.5 10 -19.5)

* Total Nodes: 9
* Total Elements: 8
* Total Number of Shorted Elements not written to the SPICE file: 0
* Extract Elapsed Time: 0 seconds
.END

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附录二：电路图网表
* SPICE netlist written by S-Edit Win32 7.03
* Written on Jul 5, 2013 at 10:20:01
.include "C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md"
Vdd Vdd Gnd 5
VA A Gnd PULSE (0 5 0 10n 10n 50n 100n)
VB B Gnd PULSE (0 5 0 10n 10n 50n 100n)
VC C Gnd PULSE (0 5 0 10n 10n 50n 100n)
.tran/op 10n 200n method=bdf
.print tran v(A) v(B) v(C) v(Y)

* Waveform probing commands
*.probe
.options probefilename="D:\xuexi\LJB\dianlu\Module0.dat"
+ probesdbfile="C:\Users\Administrator\Desktop\LJB\dianlu\1003040101lu.sdb"
+ probetopmodule="Module0"
.include C:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md
* Main circuit: Module0
M1 N11 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M2 N11 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M3 N11 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M4 Y N11 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M5 N18 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
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M6 N17 B N18 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M7 N11 C N17 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
M8 Y N11 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
* End of main circuit: Module0
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