AD0809的工作原理.doc

AD0８09得工作原理
1、 AD０８０9得芯片说明:
ADＣ0809就是带有8位A/D转换器、8路多路开关以及微处理机兼容得控制逻辑得ＣＭＯS组件。它就是逐次逼近式A／D转换器，可以与单片机直接接口。
(1）ADC0809得内部逻辑结构

由上图可知,ＡＤC08０９由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器与一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用Ａ／D转换器进行转换。三态输出锁器用于锁存A/D转换完得数字量,当ＯＥ端为高电平时,才可以从三态输出锁存器取走转换完得数据。
(２）．　引脚结构　

IN0-IN7:8条模拟量输入通道　
    ADＣ0８09对输入模拟量要求:信号单极性，电压范围就是０-5V，若信号太小，必须进行放大;输入得模拟量在转换过程中应该保持不变,如若模拟量变化太快，则需在输入前增加采样保持电路。
地址输入与控制线：4条
    ＡLＥ为地址锁存允许输入线,高电平有效。当AＬＥ线为高电平时，地址锁存与译码器将A,B,C三条地址线得地址信号进行锁存,经译码后被选中得通道得模拟量进转换器进行转换。A,B与Ｃ为地址输入线,用于选通IN0-IN7上得一路模拟量输入。通道选择表如下表所示。
C
B
Ａ
选择得通道
0
０
0
IＮ0
0
0
１
IN1
0
1
0
IN2
0
1
1
IN3
1
0
０
IN4
1
0
1
IN5
1
1
０
IN6
１
１
1
ＩN7
数字量输出及控制线:１１条　
    ST为转换启动信号。当ST上跳沿时,所有内部寄存器清零；下跳沿时,开始进行Ａ/D转换;在转换期间,ＳT应保持低电平。EOC为转换结束信号。当EＯC为高电平时,表明转换结束；否则,表明正在进行A/Ｄ转换。OE为输出允许信号,用于控制三条输出锁存器向单片机输出转换得到得数据。OE＝1,输出转换得到得数据;ＯＥ＝0,输出数据线呈高阻状态。D7-D０为数字量输出线。
CLＫ为时钟输入信号线。因ＡDC080９得内部没有时钟电路,所需时钟信号必须由外界提供,通常使用频率为５00KＨZ,　
ＶREF(＋）,ＶREF(-）为参考电压输入。
2. ADC0809应用说明
(1). ADＣ０809内部带有输出锁存器，可以与AT8９S51单片机直接相连。
(2). 初始化时,使SＴ与OE信号全为低电平。
（３)． 送要转换得哪一通道得地址到A，B,C端口上。
（４）. 在ＳＴ端给出一个至少有1０0ns宽得正脉冲信号。
（5). 就是否转换完毕,我们根据EOC信号来判断。　
（６). 当EOC变为高电平时,这时给OＥ为高电平，转换得数据就输出给单片机了。
3. 实验任务
如下图所示，从AＤC0８０9得通道ＩN3输入0-5V之间得模拟量,通过ＡDＣ0809转换成数字量在数码管上以十进制形成显示出来。ADC0８09得ＶRＥＦ接＋5V电压。
4. 电路原理图

5、程序设计:
（１).　进行A/D转换时,采用查询EOC得标志信号来检测A/D转换就是否完毕,若完毕则把数据通过P０端口读入,经过数据处理之后在数码管上显示。
(２). 进行A/D转换之前,要启动转换得方法:　
AＢC＝1１0选择第三通道
ＳT＝0,ST＝1,ＳT=0产生启动转换得正脉冲信号 、
(3)、 关于0809得计算：
ad0８09就是根据逐位逼近得方法产生数据得。。　

参考电压为0－5V得话。以０809八位２55得转换精度每一位得电压值为（５-０)／255≈０、019６V ﻫ设输入电压为X则: ﻫX-27*0、0１9６>=0则ＡD7=1否则ＡD7=0。 ﻫX－２６＊０、0196＞＝0则AD６＝1否则AD6=0。 ﻫ  X-20*０、０１９６>=0则AD0=1否则AＤ0＝０。 ﻫ(２7指２得７次方。26--－－--－２0同理)　ﻫﻫ若参考电压为0-1V
(1－0)/２55≈０、０039V精度自然高了。。可测量范围小了。

1)汇编源程序：
ＣH EQＵ 30ＨﻫDPＣNＴ EＱＵ 3１H
ＤPＢUF　EQU 33ＨﻫGDATA EQU　32HﻫST BIＴ P3、0ﻫOＥ BＩT P3、1
EOC ＢIT　P３、2
ORG 00Ｈ
LJＭP STＡＲTﻫＯRG 0BHﻫLJMP T0X
ＯRG　3０ＨﻫSＴART: MＯV CH，#0BCHﻫMOV　DPCNT,#00HﻫMＯＶ R1，#DＰCNTﻫＭOV R7，#5
MOV A,#10ﻫMＯV　Ｒ0,#DPBUFﻫLOP: MOV R０,ＡﻫINC R0
DJNＺ R7，LOＰﻫMOV Ｒ０，#０0H
ＩNC R０
MOV R0，#0０H
INＣ R０
ＭOV R０,#00H
MOV TMOD,#0１HﻫMOV　ＴH0,#（65５3６-400０)/2５6
MOV ＴL0，＃(65536－4000) MOＤ 25６ﻫＳＥＴB ＴR０ﻫSEＴB　ET0
SETB　EAﻫWT:　CLR ＳTﻫSEＴB　ＳT
CＬR SＴ
WAIT:　JＮB　EＯＣ,WAIＴﻫSETB OE
MOV GＤAＴＡ，Ｐ0
ＣLR OＥﻫMOV A,GＤＡTAﻫMOＶ Ｂ,#10０
DＩV　AB
MOV 3３H，AﻫMOV　A，BﻫMＯV B，＃10ﻫＤIＶ ABﻫMＯV 34H,A
MOV ３5Ｈ，ＢﻫSＪMP　WT
T0X: NOPﻫMＯV TＨ0,#(６5536-4０00)/2５６ﻫMOＶ TL0，#（６5５36－４000）　ＭＯD ２56ﻫＭOＶ　DPTR,#DPＣDﻫＭＯV A，DPＣＮTﻫADD　Ａ,＃DＰＢUＦ
MＯＶ　R0,AﻫMOV　Ａ,R０ﻫMOVＣ A，A+DPTR
ＭOV Ｐ1,A
MOV DPTR,#DPBTﻫMＯV　Ａ,DPＣNＴﻫMOVC A,A+DＰTＲ
MOＶ　Ｐ2，AﻫＩNC　ＤＰCNTﻫMOV　A,ＤPCNTﻫCJNE A,#8,NＥＸＴ
MＯV DPCNT，#０0H
ＮEXT: RETIﻫＤＰCD:　DＢ 3FH,06H,5BH，4FH,66H
DB 6ＤＨ,7DＨ,07H,7FH,6FＨ,０0H
DPBT: DＢ 0FEＨ，0FDH,０FＢＨ,0Ｆ7Ｈ
ＤＢ ０EFＨ,0DFH,0BＦH,07FHﻫＥND

2)C语言源程序
#inclｕde
unｓigned chａｒ cｏde dispbitcode[]={0ｘｆe，0xfd,0xfb，０xf７,ﻫ 0xef,0ｘdf，０xbｆ,0ｘ7f｝;ﻫunsigned char ｃode dispｃode[]={0x3f,0ｘ06,０x5b，0x4ｆ，0ｘ66，
０ｘ6ｄ，0x7d，0x07，0x7ｆ，0x6f,0x00};ﻫunｓigned　char　dｉspbｕｆ[8］＝{1０,10，１０,１0,10,０,０,０}；ﻫunｓｉgnｅｄ ｃhａr　disｐcoｕｎt；
sbit ST＝"P3＂＾０;ﻫｓbit OE=＂P3"^1;
ｓbｉt EOＣ＝＂P3"^2;
unsigｎed char channｅｌ＝"0ｘｂc";//IN3ﻫunsiｇned char　gｅtｄatａ;
vｏid maiｎ(void)
｛
ＴMOD=0x01;ﻫTＨ０=(65536-40０0)/２５6;
ＴL0=(６5５36-４00０)％256;
ＴR0＝１;
EＴ０=1;ﻫEA=1;
Ｐ3=chａｎｎel；
whｉle(１）
{
SＴ=０;ﻫST=１；
SＴ=0;ﻫwhile(ＥＯC=＝０);
OＥ=１;ﻫgetdatａ=P0;ﻫOＥ=0;
dｉspbuf[2]＝ｇetｄata／１00;ﻫgｅtdaｔａ=getｄａta%１0;ﻫdispbuf[１］=getdata／10;ﻫdｉsｐbuf［０]=getｄata％10;ﻫ}
}
voｉd　t0(ｖoid） ｉnterrｕpt １ usiｎｇ　0
{
TＨ0=（６5536-4000)／256;ﻫTL0=（6５53６-４0００)%2５6;
P１=dispcoｄe［dispｂuｆ[diｓｐcounｔ］］；ﻫP2=ｄiｓpbitcodｅ[ｄispcoｕｎt];
dｉspcounｔ＋＋；
iｆ(dispcouｎt==8)ﻫ｛ﻫdｉspcoｕnt=0;
}
}

3)FＰGA实现得程序:(verｉlｏg）
ｍodｕle AD０809(clk, 　//脉宽(至少１０0nｓ)
ﻩ 　 rst_n,
ﻩ ＥOC, ／/约１０0us后EOC变为高电平转换结束
ﻩ SＴARＴ, //启动信号,上升沿有效(至少１00ns)
ﻩ ﻩ OE, //高电平打开三态缓冲器输出转换数据
ﻩ ALＥ,　 //高电平有效,选择信道口
ﻩ ADDA,//因为AＤＤＢ,ADＤC都接地了,这里只有ADDＡ为变量
ﻩ ﻩ ＤATA,// /／转换数据
ﻩﻩ DAＴA_Ｒ);

oｕtｐｕtﻩﻩSTARＴ,OＥ,ALE，ADＤA;
inpuｔﻩﻩEOC,clｋ,ｒst_ｎ;
inpuｔ[７:０]ﻩDAＴＡ;
oｕtput［7:0］ DATA＿Ｒ;

reg ﻩＳTART，OE，ALE，ADDA;
reg［7:0]ﻩDＡTA_R;

reg[4:0］ 　CS,ＮS；
parａmeter IDＬE＝5''b00０01，STＡＲＴ_Ｈ=5''ｂ00０10,ＳＴART_L=5''b0０100,
ﻩﻩ CHECＫ＿ENＤ=5'＇ｂ０1000,GＥT＿ＤATA=５'＇ｂ１0000;

always (*)

ｃasｅ（CS）

IDLE:
NS=STＡＲT_H;
STＡRT_H：
ﻩＮS=ＳTＡＲＴ_L；
START_L:
NS＝CHECK_END;
CHECK＿ENＤ：
ｉｆ(EOC)
ﻩＮS＝GET_ＤATＡ;
else
ＮS=ＣHＥCK＿ＥND;
ＧＥＴ＿ＤＡTＡ:
ＮS＝IＤLE;ﻩ
defａult:
NS=IDLＥ;
endcａseﻩ

aｌways (pｏsedge clk)

ｉf(！rst_n)
ﻩＣＳ<=IDＬＥ;
elseﻩ
ﻩCＳ<＝ＮS;
alwaysﻩ(posｅdge clk)

case（NS)
IDLＥ:
ｂｅgｉｎ
ﻩＯE＜=０;
ﻩSＴART<=０;
ﻩALE＜=0;ＡDDA<＝１;
ﻩenｄ
STARＴ＿H:ﻩ
ﻩbegin
ＯＥ<=０;
STＡRT＜=1； 　 　/／产生启动信号
ﻩALE<=1;ADDA＜=1；／/选择信道口ＩN0
ﻩenｄ
ＳTART＿L:
ﻩｂｅｇiｎ
ﻩOE＜=0；
STAＲT<＝0;
ﻩALE＜=1；//启动信号脉宽要足够长,在启动得时候ALE要一直有效
ﻩeｎd
CHＥCＫ＿ENＤ:
begiｎ
ﻩOE＜=０;
ﻩSTＡRT<=0；
ﻩALＥ<=0;
end
ＧEＴ＿ＤAＴA:
ﻩｂegin
ＯE<=１； ／／高电平打开三态缓冲器输出转换数据
DＡＴA_Ｒ<=DATA;/／提取转换数据
ﻩSTARＴ<=0;
ALE<=0;
ﻩeｎdﻩ
ｄefauｌt：
ﻩbeｇiｎ
ﻩOＥ<=０;
ﻩＳTAＲＴ<=0;
ﻩALＥ<＝0;ADDA<=0;
end
eｎdcａｓｅ
enｄmｏdulｅ

4)FPＧA实现得程序:(ＶHDL）
LIBRAＲY IEEE;
UＳE IＥＥE、STD_LＯＧIＣ_1１6４、ALL;ﻫUSE　ＩEＥE、SＴＤ_ＬOＧIC_UNSＩGNＥD、ALL;
ENTＩTY AD0８09 IＳﻫ  PORT(　D： ＩＮ STD＿LＯＧIC＿VECTＯR(７ ＤＯWNTＯ　0);   CLK,EOC: IN STＤ_LOGIC； 
  CLＯCＫ：IN　STD_LOGIC； 
  AＬＥ,ＳＴＡRT,ＯE,ＬOＣK０: OUT STD_LOＧIC；
  DＯＵT：ＯＵT　STD_LOGＩＣ_VECTＯＲ(6　DOＷNＴO　0); 
  SEL:OUＴ STD＿LOGIC＿VEＣTＯR(２ ＤOWNＴＯ ０））；ﻫEＮD　AD080９;
ＡRCHＩＴECＴUＲE beｈav OF AD0809 ISﻫTYPE　statｅs IS (sｔ０,st１,ｓt2,ｓt3,sｔ４）;
SＩＧＮAＬ　current＿ｓtａte，ｎexｔ_stａｔｅ:stａtｅs:=ｓt0;
SIGNＡL REGL :STD_LOGIC_VＥCTOR(７ DOＷNTO 0)；
SIＧNAL ＬOCＫ　:STD＿LOGIC；
SＩGNＡL ＣNT１:STD＿LOGIC_VECTOＲ(０ DOWNTO 0);
SIGNAL Ａ :INTEGER RANＧE 0 TO 1；
SIＧＮAL　LOＷＤＡTA:ＳＴD_LOＧIC_ＶECTOR(3 DOWＮTＯ　0);
ＳIＧNAL HIGHDATA:STＤ＿LＯGIC_VEＣTＯＲ(3 DOWNTＯ　0);
SIGＮAL ＬOWLED7S:STD＿LOGＩC_VECTＯR(6 DOWNTＯ 0);ﻫSIGNAL HIGHLEＤ７Ｓ:STD_ＬOＧIC_ＶEＣTOR（6　DOWＮTO ０);ﻫBEGＩＮﻫLOＣK０<＝LＯＣK；  
ﻫPRＯCESS（REGＬ）
  BEGIＮ  
  LOWDATA<＝REGL(3 DOWＮTO 0）；
  HIGＨDＡＴA<=RＥGＬ（7 DOWNＴO　4);
  ＣASE LOＷＤAＴA ＩＳﻫ  WHEＮ "０000" =＞ LＯＷLＥＤ7S<="０１１1111";ﻫ  ＷHEN　"0001" ＝> LOWＬED7S<="0０00110";
  WHEＮ "001０" => LOＷLEＤ7Ｓ<=＂１011011";
  WHEN "００１1" => ＬOWLＥD７S＜＝＂100111１＂；ﻫ  ＷHEN "0100" => LOＷLED7Ｓ<="1１00110＂;
  WHEN　"01０１" ＝> ＬＯＷＬED７S<="１101101";ﻫ  WHEＮ "０１10" => ＬOWLED7S<＝"11１1101";
  WHEN　"０1１1" => ＬOWＬＥD7Ｓ＜="000０1１１";
  WHＥN "１00０" ＝> ＬＯWLEＤ7S<="111111１＂;ﻫ  WHＥN ＂１001" =>　LＯＷＬＥD7S<="1１01１11";
  WHＥN "1010"　＝>　LＯWLED7S<="111０111";
  ＷHEN　"１011" ＝> LOＷLEＤ7S<=＂１111１０0";
  ＷHEN "1１00＂ => LOＷＬED7S<＝"0111０01";ﻫ  WＨEN ＂１101" => LOＷLＥD7S<="101111０";
  WＨＥN　"1110＂ => LＯＷLＥD７S<="1１11001";ﻫ  WＨEN "1１11" ＝> LOＷLＥＤ7S<="１110０0１＂;
  WＨEN OTHERＳ => Nuｌl；
  END　CASE;  
CASE ＨＩGHDAＴA ＩSﻫ  WHEN "０0０0" => HIＧHＬED7S<=＂0１11111";ﻫ  WＨEN "0０01" =>　ＨIGHLＥD7S<="0000１10";
  ＷＨEＮ ＂0０10" => HIGHLED7S<="１01１０1１";ﻫ  ＷHEＮ　"０0１1" =＞　HＩGＨＬＥD7Ｓ<＝"1001１11＂;ﻫ  ＷHEN "0100" => HIGHLED７Ｓ<="11０01１0";
  WHEＮ "０1０1" =＞ HIGHLＥＤ７Ｓ<="11０1１01";
  WHEN ＂０110＂ => HＩGＨLＥＤ7Ｓ＜="1111101"；ﻫ  WHEN　"011１＂ =>　HIGHLＥD7S<="0０00１11";
  ＷHEN "1０00" ＝>　HIGHＬＥD7S<="1１１1111";
  WHＥN　＂10０1" ＝> HＩGHLEＤ7S<="1１0111１"；ﻫ  WＨEN "1０１0" => HIＧHＬED7Ｓ<=＂１110111";
  WＨEN "1011" => HIGHLED7Ｓ<="11１1１00"；ﻫ  ＷＨEN ＂1１０0"　=>　HIＧHＬEＤ7S<="０1１１001"；
  ＷHEN "1101" =>　HIGHLED7S<=＂1０１1１1０";ﻫ  ＷHEN "1110" =>　HIGＨLED7Ｓ＜="１111０01＂;
  WHＥＮ　"1111＂ =＞ HIGＨＬED7S<="1110001";
  WHEN OTＨERＳ =＞ Null；  
  END　ＣASE；
ENＤ　ＰROCESＳ;
PRＯＣＥＳS(CLOCK）ﻫ  ＢEGＩNﻫ  ＩＦ CＬOCK'EVENT ANＤ ＣLOCK='１' THEN CＮT１<=CNＴ１+1;
  END IＦ;ﻫEND　ＰROＣＥSS；
PＲOＣESＳ(ＣNＴ1)
  ＢＥGINﻫ  CASＥ　ＣNT1　IＳ
  WHEN "0"　=>SEL<=＂111"； Ａ＜=0;
  WHEN　"1"　=>SＥL＜＝＂1１0";  A<=１； ﻫ  ＷHEN OＴHＥRS　=>NULL;ﻫ  ＥＮD CＡSE;ﻫＥNＤ PRＯCESS;

ＰRＯCESS(Ａ)
  ＢEGＩNﻫ  CAＳE A ＩS
  WHEN 0 =>DOUT＜=LＯWLED7Ｓ;ﻫ  WHEＮ １ =>DOUT＜=ＨIGHLＥD7Ｓ;
  WHEN OTHＥRS =＞NＵＬＬ;ﻫ  ＥＮD CASＥ;
END PROCＥSS;ﻫﻫ:  ＰＲOCESS（cuｒrent_sｔａte,ＥOC) ﻫ      BＥGIN
  CAＳE　cｕrrent_state　IS
  WＨEＮ sｔ０＝＞AＬＥ<='0'；START<＝＇０'；LＯCK<='１＇;OE＜＝＇0';next＿stａte<＝ｓt1； ﻫ  WＨＥN ｓｔ1=>ＡＬＥ<=＇1';SＴAＲＴ<='0＇；LOCK<='１';OE<='0'；ｎext＿ｓｔａｔe<=st２; ﻫ  WＨEN　ｓt２＝＞ALE<='0';START＜＝'１';LＯCK<='0＇;OE<＝'0'；ﻫ    IＦ (ＥOC＝＇1'） ＴHEN neｘt_state<=sｔ3; 
    ELＳＥ next_state<=sｔ２;   
    END ＩF;
  ＷＨEN ｓt３=>ALE<=＇0';START<=＇0＇;ＬOCK＜='0';ＯE＜＝'1＇；next_sｔate<=ｓｔ4; 
  WＨEN st4=＞ALE<＝＇0＇；START<='0';ＬOCK<='1'；OE<='1';next_ｓtate<=ｓt0; ﻫ  WHEN ＯＴHＥRS=>next_stａｔe＜=st0；ﻫ  ＥＮD ＣAＳE;ﻫEＮD ＰRＯCESS ;
REG:　ＰROCＥSS(ＣLK)
  BＥGIＮ
   IF(CLK'EＶENＴ　AND　CＬK='１'）　THEN ｃurrent_state<=next＿state；
   ENＤ　IＦ;
END PＲOCESＳ　REＧ;
ＬATＣH１: PRＯCESS(ＬOCK) 
  BEＧIN
  IF ＬOCK＝＇1' AＮD LＯＣK'EVENT THEN　REＧL<=D；ﻫ  ＥND ＩＦ;
END PＲOCEＳS LATCH1;
END bｅhav;