Max-Plus-II用户使用入门指南.ppt

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,湖北众友科技EDA工作室,*,MAX+PLUS II,学习课件,(,中文版,),Max+Plus II,用户使用入门指南,EDA,工作室,E-mail:Zhongyou,11/14/2026,1,湖北众友科技EDA工作室,MAX+PLUS II,学习课件目录,第一章,Max+,PlusII,的功能及系统要求,第二章,Max+,PlusII,的安装向导,第三章,Max+,PlusII,的设计流程,第四章 图形输入方法的设计过程,第五章,工具条和常用菜单选项说明,第六章,图形的层次化设计及,BUS,使用,第七章 硬件语言描述输入法,第八章 混合设计输入法,第九章 基于,LPM,的设计功能,第十章,应用中,常见错误及处理方法,第一章,Max+PlusII,的功能及系统要求,Altera,公司的,MAX+PLUS II,软件是最易学、最易用的可编程逻辑器件开发软件。其界面友好，集成化程度高，包含设计综合仿真等。,返回目录,11/14/2026,3,湖北众友科技EDA工作室,1.1,MAX+plus,II 10.2,的功能,独立的运行环境,设计输入,设计编译,验证和编程,EDIF,LPM,及其他,EDIF,Verilog,VHDL,SDF,标准,EDA,设计输入,:,标准的,EDA,设计验证方式,:,Cadence,Mentor Graphics,Logic,Modelling,Synopsys,Viewlogic,其他方式,Cadence,Mentor Graphics,OrCAD,Synopsys,Viewlogic,其他输入方式,MAX+PLUS II,编译器,图形,设计输入,文本设计输入,(,AHDL,VHDL,Verilog,HDL),波形设计输入,Design Entry,分层,设计输入,版图,编辑,设计规则检查,逻辑综合,装入器件,多器件划分,自动错误定位,定时驱动编译,定时仿真,功能仿真,多器件仿真,定时分析,器件编程,11/14/2026,4,湖北众友科技EDA工作室,1.1MAX+plus,II 10.2,的功能,支持的器件,所支持的器件有：,ACEX1K,EPF10K10,EPF10K10A,EPF10K20,，,EPF10K30A,以及,MAX 7000,系列（含,MAX7000A,MAX7000AE,MAX7000E,MAX7000S,），,EPM9320,EPM9320A,EPF8452A,EPF8282A,，,FLEX 6000/A,系列，,MAX 5000,系列，,ClassicTM,系列。,设计输入,常用的设计输入方法有：通过图形编辑器，创建图形设计文件（,.,gdf,）,;,通过文本编辑器，使用,AHDL,语言，创建文本编辑文件（,.,tdf,）；,使用,VHDL,语言，创建文本设计文件（,.,vhd,）；,使用,Verilog,HDL,语言，创建文本设计文件（,.,v,）。,通过波形编辑器，创建波形设计文件（,.,wdf,）,等。,11/14/2026,5,湖北众友科技EDA工作室,1.1MAX+plus,II 10.2,的功能,MAX+PLUS II,的图形编辑器,MAX+PLUS II,的文本编辑器,MAX+PLUS II,的符号编辑器,MAX+PLUS II,的版图编辑器,顶层文件,.,gdf,顶层设计文件可以是下列格式：,.,gdf,.,tdf,.,vhd,.,sch,和,.,edf,.,wdf,.,vhd,.v,.,sch,.,edf,.,xnf,图形,文件,波形,文件,文本,文件,图形,文件,文本,文件,文本,文件,从其他,EDA,工具输入,OrCAD,Synopsys,ViewLogic,Mentor Graphics,等厂商的,EDIF,文件,Xilinx,MAX+PLUS II,自身产生,VHDL/,Verilog,波形输入,图形输入,.,tdf,文本,文件,AHDL,设计输入文件描述图,11/14/2026,6,湖北众友科技EDA工作室,1.1,MAX+plus,II 10.2,的功能,设计输入总结图,设计文件,支持文件,MAX+PLUS II,图形编辑器,MAX+PLUS II,文本编辑器,MAX+PLUS II,符号编辑器,MAX+PLUS II,波形编辑器,.,gdf,.,tdf,.,vhd,.,sch,.,edf,.,xnf,MAX+PLUS II,第三方,EDA,工具,.sym,.inc,用户,.,wdf,.,lmf,11/14/2026,7,湖北众友科技EDA工作室,1.,1MAX+plus,II 10.2,的功能,设计编译,通过,MAX+plus,编译器，可检查项目是否有错，并对项目进行逻辑综合，然后配置到一个,ALTERA,器件中，同时产生报告文件、编辑文件和用于时间仿真的输出文件。,设计校验,通过,MAX+plus,的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成一些标准文件为其他,EDA,工具使用。,器件编程（,Programming,）,和配置（,Cofiguration,）,在线帮助,11/14/2026,8,湖北众友科技EDA工作室,1.1,MAX+plus,II 10.2,的功能,编译器的输入输出文件描述图,MAX+PLUS II,设计文件,(.,gdf,.,tdf,.,vhd,),MAX+PLUS II,编译器,编译器网表提取模块,（,包含各种网表的阅读器）,功能、定时或链接,SNF,提取模块,EDIF,、,VHDL,和,Verilog Netlist,生成模块,数据库生成模块,划分模块,设计医生,逻辑综合模块,装入模块,装配模块,第三方,EDA,设计文件,(.,edf,.,sch,.,xnf,),功能仿真,网表文件,(.,snf,),定时仿真,网表文件,(.,snf,),编程文件,(.,pof,.,sof,.,jed,),第三方,EDA,仿真和定时文件,(.,edo,vo,vho,sdo,),映射文件,(.,lmf,),指定和配置信息,(.,acf,),11/14/2026,9,湖北众友科技EDA工作室,1.1,MAX+plus,II 10.2,的功能,与,其它,EDA,工具良好的接口功能,MAX+PLUS II,Altera,的门阵,列转换工具包,Verilog,HDL,和,VHDL,设计文件,标准,EDA,仿真器,Verilog,HDL,VHDL,EDIF,SDF,标准,EDA,HDL,文件,标准,EDA,原理图,EDIF,LMF,TDF,ACEX,系列,MAX,系列,FLEX,系列,Classic,系列,11/14/2026,10,湖北众友科技EDA工作室,1.2,MAX+plus,II 10.2,的系统要求,支持的操作系统,Windows 98/Me/2000,以及,Windows,xp,；,安装所需空间,1,Gbytes,；,内存要求,可用,64,MB,推荐内存,64,MB,以上。,返回目录,11/14/2026,11,湖北众友科技EDA工作室,第二章,Max+,PlusII,的安装向导,目前,MAX+PLUS II,软件最高版本为,10.2,关于它的安装非常简单，只要按照安装向导安装即可。,一点通,返回目录,11/14/2026,12,湖北众友科技EDA工作室,2.1,进入安装界面,(1),进入光盘中,MaxPlusII10.2,软件的目录,找到并运行 程序后出现下图安装界面,，,点击,Full/Custom/,Flexlm,Server,按钮。,11/14/2026,13,湖北众友科技EDA工作室,2.1,进入安装界面,(2),进入下面窗口，点击“,Next”,出现另一窗口，在另一窗口中单击“,Next”,。,11/14/2026,14,湖北众友科技EDA工作室,2.1,进入安装界面,(3),进入下面窗口，单击“,YES”,，,表示接受此协议。此时出现一提示，告之你需要一个,license,文件来运行程序，单击此提示中的“,Next”,。,11/14/2026,15,湖北众友科技EDA工作室,2.2,设置用户信息,(1),进入下面窗口，输入你的用户名和公司名，单击“,Next”,。,随你怎么写！,11/14/2026,16,湖北众友科技EDA工作室,2.2,设置用户信息,(2),进入下面窗口，选择完全安装即默认选项,，,单击“,Next”,。,11/14/2026,17,湖北众友科技EDA工作室,2.3,设置安装路径,(1),进入下面窗口，默认安装路径时，单击“,Next”,。,若把软件安装在,D,盘，单击“,Browse”,按钮进行路径设置。,注：,MaxPlusII,软件只识别英文，建立文件（夹）及安装路径避免有中文！,11/14/2026,18,湖北众友科技EDA工作室,2.3,设置安装路径,(2),进入下面左边窗口，键入或选择你要安装到的目录，此处所选为“,d:maxplus2”,，,然后按“,OK”,。,因该目录不存在，故会出现提示“是否创建此目录”。选择“是（,Y,）”。,然后返回到右边窗口，单击“,Next”,。,11/14/2026,19,湖北众友科技EDA工作室,2.3,设置安装路径,(3),进入下面窗口，由于前面设置好路径，已改为,D,盘（最好保持一致，无须改变），单击“,Next”,。,在,max2work,目录安装了许多设计的源代码,/,图，如一些,VHDL,，,Verilog,HDL,的例子。,11/14/2026,20,湖北众友科技EDA工作室,2.3,设置安装路径,(4),进入下面窗口，同上，单击“,Next”,。,在,max2Key,目录安装了,MAX+PLUS II,软件的,ACCESS Key Guidelines,系列文件。,11/14/2026,21,湖北众友科技EDA工作室,2.4,进行安装,(4),接着出现的窗口一直单击“,Next”,，,直到如下图所示开始安装：,等一会儿,11/14/2026,22,湖北众友科技EDA工作室,2.5,第一次运行的注册准备,安装到,100%,后，将提示成功安装信息等，到此已成功安装完本软件。在第一次运行时要对软件进行注册才可使用，故为注册作如下工作：,安装完成后把光盘中的,license.,dat,文件复制到安装目录的,maxplus2,目录下，并去掉只读属性。,11/14/2026,23,湖北众友科技EDA工作室,2.6,MaxPlusII,的启动,双击,MAX+PLUS II10.2,的图标，或从“开始”菜单“程序”中的“,ALTERA”,组中的“,MAX+PLUS II10.2”,运行,MAX+PLUS II10.2,。,11/14/2026,24,湖北众友科技EDA工作室,2.7,MaxPlusII,注册,在出现,MAX+PLUS II10.2,的界面时将出现下图窗口，,Alera,公司要求用户阅读完全部文档，界面下方的,YES,按钮才被激活。表示,ALTER,公司已同意你使用该软件，可以进行注册了。点击“,YES”,按钮进入,MAX+PLUS II10.2,的主界面。,11/14/2026,25,湖北众友科技EDA工作室,2.7,MaxPlusII,注册,在主界面菜单选择“,Option”“License Setup”,菜单（如图,1-10,所示），“,Browse”,选择,D:maxplus2,，,并选择,license.,dat,为授权文件，分别点击“,OK”,后，退出,MAX+plus II,，,到此注册完成。,11/14/2026,26,湖北众友科技EDA工作室,2.8,MaxPlusII,安装结束,重新运行,MaxplusII10.2,就可以正常使用本软件。,若在实际中碰到异常情况不能安装及不能正常运行的，请检查你的电脑，本软件对电脑要求不高，一般硬件上的问题较少，主要是软件间冲突，或者安装目录较乱等导致，请优化一下你的电脑！,返回目录,11/14/2026,27,湖北众友科技EDA工作室,第三章,Max+,PlusII,的设计流程,MaxPlusII,软件包含了设计输入、综合、仿真及硬件配置下载等功能于一身，集成度高，能完成整个设计流程，功能强大！,返回目录,11/14/2026,28,湖北众友科技EDA工作室,3.1,Max+,PlusII,的设计过程图,11/14/2026,29,湖北众友科技EDA工作室,3.2,Max+,PlusII,的设计流程图,应用系统投产,编译设计文件,综合、适配与优化,定时验证，时序仿真,修改设计,设计输入,设计说明书,器件编程,/,配置,应用系统硬件测试,11/14/2026,30,湖北众友科技EDA工作室,3.3,Max+,PlusII,设计流程简述,设计输入,提供图形、文本和波形编辑器实现图形、,AHDL,、,VHDL,、,Verilog,HDL,或波形的输入，也可输入网表文件。,项目编译,提供了一个完全集成的编译器（,Compiler,），,它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。,项目校验,对设计项目的功能、时序进行仿真和时序分析，判断输入输出间的延迟。,项目编程,将你的设计下载,/,配置到你所选择的器件中去。,在此简述一下设计流程，将在后面章节实例中进行详细说明设计流程：,11/14/2026,31,湖北众友科技EDA工作室,第四章图形输入方法的设计过程,在本章将以图形输入法为例讲述设计过程,举例：,用,74161,设计一个模为,12,的计数器,假设设计放在目录“,d:,mydesign,graph,”,下,设计总文件夹,项目文件夹,用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，,顶层文件的名字必须与项目名相同。,编译器是对项目中的顶层文件进行编译。,项目还管理所有中间文件，所有项目的中间文件的文件名相同，仅后缀名（扩展名）不同。对于每个新的项目最好建立一个单独的文件夹，使设计有条理化！切记项目名不同于项目文件夹，项目文件夹包含项目名文件，它们可以取相同名字。,返回目录,11/14/2026,32,湖北众友科技EDA工作室,4.1,建立工作文件夹,条理化设计！,所有设计文件夹,A,：,一级目录，保存所有设计内容，内建设计或项目,文件夹,项目文件夹,C,：,二级目录，可以建立许多项目文件夹,项目设计文件,E,设计文件夹,B,：,二级目录，可以建立许多设计文件夹,项目文件夹,D,：,三级目录，可以建立许多项目文件夹,项目设计文件,F,建立,d:,mydesign,graph,文件夹,工作文件夹要求层次化，如左图所示，一般项目建立为,ACE,走向，当进行系统性复杂设计时，采用,ABDF,走向。,本例只有一个设计文件，故文件条理化如上图所示为,ACE,走向，,mydesign,对应,A,，,graph,对应,C,，,唯一的设计文件,对应,E,，,且该设计文件同时为顶层文件。,11/14/2026,33,湖北众友科技EDA工作室,4.2,项目建立,（,1,）启动,MAX+plus10.2,，,进入下图所示,MAX+plus,管理器窗口。,在,“,File,”,菜单中选择,“,Project,”,的,“,Name,”,选项。,11/14/2026,34,湖北众友科技EDA工作室,4.2,项目建立,（,2,）出现下图，,在“,Directories”,区选中刚才为项目所建的目录；在“,Project Name”,区键入项目名，点击“,OK”,按钮即项目建立完成。,选中为项目所建的目录：,d:,mydesign,graph,在此处键入项目名：“,cntm12”,注：,MaxPlusII,软件对大小写不敏感！,11/14/2026,35,湖北众友科技EDA工作室,4.3,图形输入之建立设计文件,（,1,）、,在,File,菜单下选择“,New”,，,出现下图对话框。,选择该项可建立一个图形输入文件,文件格式使用默认格式：,.,gdf,可编辑用户生成的符号文件,建立文本输入文件，如,VHDL,，,Verilog,HDL,mif,文件,可建立波形文件,11/14/2026,36,湖北众友科技EDA工作室,4.3,图形输入之打开图形编辑窗口,（,2,）,选择“,Graphic Editor file”,，,点击“,OK”,后出现图形输入窗口如下图所示：,图形编辑区,图形编辑工具条,11/14/2026,37,湖北众友科技EDA工作室,4.3,图形输入之打开元件调用窗口,（,3,）,在图形编辑区双击鼠标打开“,Enter symbol”,对话框。,用户库，在项目所在的目录,元件符号名输入区，可直接输入所需元件的符号名,库选择区,当前选中的库为用户库,当前选中的库（即用户库）中的,元件列表区,，因此时用户库是空的，故该区没有任何符号名,11/14/2026,38,湖北众友科技EDA工作室,4.3,图形输入之库文件列表,（,4,）,MAX+plus,为实现不同的逻辑功能提供了大量的库文件，每个库对应一个目录。这些库根据其功能大小及特点可分为：,库名,内 容,用户库,用户自建的元器件，即一些底层设计,prim(,基本库,),基本的逻辑块器件，如各种门，触发器等,mf,（,宏功能库）,所有,74,系列逻辑元件，如,74161,mega_,lpm,（,可调参数库）,包括参数化模块，功能复杂的高级功能模块，如可调模值的计数器，,FIFO,，,RAM,等,edif,和,mf,库类似,11/14/2026,39,湖北众友科技EDA工作室,4.3,图形输入之调用库元件,（,5,）,在库选择区双击“,d:maxplus2max2libmf”,，,此时在元件列表区列出了该库中所有器件，找到,74161,，单击之。此时,74161,出现在元件符号名输入区。,可直接在此处输入,74161,完成上述操作,11/14/2026,40,湖北众友科技EDA工作室,4.3,图形输入之调出到编辑窗口,（,6,）,单击“,OK”,关闭此对话框，此时可发现在图形编辑器窗口出现了,74161,的符号，如下图所示。,11/14/2026,41,湖北众友科技EDA工作室,4.3,图形输入之帮助文件的使用方法,（,7,）,对于库中调出的元件都可在帮助文件中找到相关功能说明及用法，下面从了解,74161,真值表的例子说明帮助文件的用法。,A,、,调用对应的帮助文件内容，单击下图鼠标位置。,注：帮助菜单上有很多相关内容，不防在设计时碰到问题多点击看看。,11/14/2026,42,湖北众友科技EDA工作室,4.3,图形输入之帮助文件的使用方法,B,、,在弹出的右图中找到,Counters,（,74161,为计数器系列）点击。,11/14/2026,43,湖北众友科技EDA工作室,4.3,图形输入之帮助文件的使用方法,C,、,在弹出的右图中找到,74161,点击。,11/14/2026,44,湖北众友科技EDA工作室,4.3,图形输入之帮助文件的使用方法,C,、,在弹出的左图中很容易找到,74161,的真值表。,MaxPlusII,帮助功能强大，,借此举一反三，学,会用帮助文件,11/14/2026,45,湖北众友科技EDA工作室,4,.3,图形输入之保存文件,（,8,）,从“,File”,菜单下选择“,Save”,，,出现文件保存对话框。选择“,OK”,，,使用默认的文件名存盘。此处默认的文件名为“,cntm12.,gdf,”,，,即项目名“,cntm12”,加上图形文件的扩展名“,.,gdf,”,。,11/14/2026,46,湖北众友科技EDA工作室,4.3,图形输入之调入与非门与地,（,9,）,按照步骤（,5,）调入“,NAND3”,和代表低电平的“,GND”,（,位于库,prim,中），在输入,74161,，,NAND3,GND,三个符号后，可得下图。,若采用同步置零法，使,74161,在“,1011,”,状态时出现置零信号来实现模为,12,的计数器。故需调用一个三输入与非门，三输入与非门位于库“,prim,”,中，名称为“,NAND3,”,。（,N,代表输出反向，,AND,代表与门，,3,代表输入端的个数；所以“,NAND3,”,为一个三输入与非门。）,11/14/2026,47,湖北众友科技EDA工作室,4.3,图形输入之绘图工具条说明,选择工具,加入文本，进行文本编辑,缩小到最小，即窗口大小,连接点接,/,断,打开橡皮筋连接功能,当橡皮筋连接功能打开时，移动元件，则连接在元件上的连线跟着移动，不改变同其他元件的连接关系；当橡皮筋连接功能关闭时，移动元件，则元件被移走，不再维持和其他元件的连接关系,。,画正交线,放大缩小按钮,关闭橡皮筋连接功能,分别画直线,/,对角线、圆、弧圆,（,10,）在绘图过程中，可利用绘图工具条实现元件拖动，交叉线接断功能。,11/14/2026,48,湖北众友科技EDA工作室,4.3,图形输入之设计连线,（,11,）,连线，完成好电路图如下图所示，并存盘,。,A.,如果需要连接元件的两个端 口，则将鼠标移到其中的一个端口上，这时鼠标指示符会自动变为“,+”,形,;,B.,然后按住鼠标左键并拖动鼠标至第二个端口（或其他地方）；,C.,松开鼠标左键后，则可画好一条连线；,连线方法：,D.,若想删除一条连线，只需用鼠标左键点中该线，被点中的线会变为高亮线（为红色），此时按“,Delete”,键即可删除。,11/14/2026,49,湖北众友科技EDA工作室,4.3,图形输入之添加输入输出引脚,（,12,）,输入引脚的符号名为“,input”,，,输出引脚的符号名为“,output”,，,仿照前面添加,74161,的方法加入三个输入引脚和五个输出引脚。“,input”,和“,output”,皆位于库“,prim”,下。它们外形如下。,输入引脚,输出引脚,11/14/2026,50,湖北众友科技EDA工作室,4.3,图形输入之引脚命名,（,13,）,在本例中，三个输入引脚将分别被命名为,en,clear,clk,，,分别作为计数使能，清零，时钟输入。五个输出引脚分别被命名为,q0,q1,q2,q3,cout,分别作为计数器计数输出，进位输出。,A.,双击其中一个输入引脚的“,PIN_NAME”,如下图所示进入可修改状态。,B.,输入“,en”,，,就命名了输入引脚“,en”,。,命名方法：,以,en,为例，按同样方法命名其它,输入,/,输出引脚,11/14/2026,51,湖北众友科技EDA工作室,4.3,图形输入之完成设计电路,（,14,）,命完名后将这些引脚同对应好的元件端口连接好，可得模为,12,的计数器电路图如下图所示。,调用了一个非门，方法参考步骤,(5),注意：输入输出引脚命名中不允许有相同名称命名！,11/14/2026,52,湖北众友科技EDA工作室,4.4,项目编译,（,1,）,完成设计文件输入后，可开始对其进行编译。在“,MAX+PLUS II”,菜单中选择“,Compiler”,，,即可打开编译器如下图所示。选择“,Start”,就可开始编译。编译成功后可生成时序模拟文件及器件编程文件。若有错误，编译器将停止编译，并在下面的信息框中给出错误信息，双击错误信息条，一般可给出错误之处。,11/14/2026,53,湖北众友科技EDA工作室,4.4,项目编译,（,2,）,编译器由多个部分组成，各部分名称与功能如下：,Compiler,Netlist,Extractor,：,编译器网表提取器，该过程完成后生成设计的网表文件（描述设计中各元件之间连接信息的文件），若图形连接中有错误（如两个输出直接短接），该过程将指出此错误。,Database Builder,：,数据库建库器。,Logic Synthesizer,：,逻辑综合器对设计进行逻辑综合，即选择合适的逻辑化简算法，去除冗余逻辑。确保对某种特定的器件结构尽可能有效地使用器件的逻辑资源，还可去除设计中无用的逻辑。用户可通过修改逻辑综合的一些选项，来指导逻辑综合。,11/14/2026,54,湖北众友科技EDA工作室,4.4,项目编译,Fitter,：,适配器。它通过一定的算法（或试探法）进行布局布线，将通过逻辑综合的设计最恰当地用一个或多个器件来实现。,Timing SNF Extractor,：,时序模拟的模拟器网表文件生成器，它可生成用于时序模拟（项目校验）的标准时延文件。若想进行功能模拟，可从菜单,“,Processing”,中选择,“,Functional SNF,Extrctor,”,项，此时编译器仅由三项构成：,Compiler,Netlist,Extractor,；,Database Builder,；,Functional SNF,Extrctor,。,Assembler,：,装配器，生成用于器件下载,/,配置的文件。,注意：在这一步中编译器自动为你的设计选择目标器件并进行管脚锁定；在下面的介绍中我们将说明如何由用户进行目标器件选择和管脚锁定！,11/14/2026,55,湖北众友科技EDA工作室,4.5,项目校验之建立输入文件,编译器通过“,Timing SNF Extractor”,后就可进行时序模拟了。,（,1,）,建立波形输入文件（也称模拟器通道文件,SCF,）：,A.,从菜单“,File”,中选择“,New”,打开新建文件类型对话框，选择“,Waveform Editor File(.,scf,)”,项后选择“,OK”,，,则出现波形编辑窗口如上图所示。,11/14/2026,56,湖北众友科技EDA工作室,4.5,项目校验之建立输入文件,B.,在波形编辑器窗口的,Name,下空白处单击鼠标右键，出现浮动菜单，如下左图所示。选择“,Enter Nodes from SNF”,可打开“从,SNF,文件输入观测节点”对话框如下右图所示。,单击之，可打开“从,SNF,文件输入观测节点对话框”可输入待观测信号。,11/14/2026,57,湖北众友科技EDA工作室,4.5,项目校验之建立输入文件,C.,在“从,SNF,文件输入观测节点”对话框中的“,Type”,区选择“,Inputs”,和“,Outputs”,，,默认情况下已选中。单击“,List”,按钮，可在“,Available Nodes&Groups”,区看到设计中的输入,/,输出信号，如下图所示，这些信号为蓝色高亮，表示被选中。单击 按钮可将这些信号选择到“,Selected Nodes&Groups”,区，表示可对这些信号进行观测。击点“,OK”,按钮。,11/14/2026,58,湖北众友科技EDA工作室,4.5,项目校验之建立输入文件,D.,可见到波形编辑器窗口变为下图所示内容。,E,从菜单“,File”,中选择“,Save”,，,将此波形文件保存为默认名：“,cntm12.,scf,”,，,扩展名“,.,scf,”,表示模拟通道文件。,11/14/2026,59,湖北众友科技EDA工作室,4.5,项目校验之波形编辑菜单说明,A,编辑菜单选项,说明,在建立输入波形之前，先浏览与此操作相关的菜单选项及工具条。,（,2,）编辑菜单选项及工具条说明：,本例中设置为,20,ns,。,（,单位可为,ns,，,us,，,ms,，,s,）,选中该项（左边打勾），则画线时要对齐网格,显示网格，使网格可见,可打开网格大小设置对话框，如下图所示,此外，在默认情况下，模拟时间为,1,us,。,可从菜单“,File”,下选择“,End Time”,来设置模拟时间的长短。,11/14/2026,60,湖北众友科技EDA工作室,4.5,项目校验之波形编辑工具条说明,B,编辑工具条,说明,对某段已选中的波形，,赋值,0,，低电平,赋值,1,，高电平,赋值,X,，,不定值,赋值,Z,，,高阻,赋相反的值，如,10,；,A-5,选择某个对象来移动，复制，剪切等操作,输入或编辑文字,选中某段波形，并直接对其赋值,放大,/,缩小波形,为时钟信号赋值,为有规律,/,周期性的单个信号或总线赋值,为某段总线赋值,为状态机赋值,11/14/2026,61,湖北众友科技EDA工作室,4.5,项目校验之建立输入波形,浏览与此操作相关的菜单选项及工具条后，开始建立输入波形。,（,3,）建立输入波形：,A.,将信号“,en”,从,0,ns,到,1000,ns,赋值,1,。,选中信号“,en”,。,即用鼠标左键单击“,Name”,区的“,en”,，,可看到“,en”,信号全部变为黑色，表示被选中；用鼠标左键单击 即可将“,en”,赋,1,。,B.,采用同样方法可将信号“,clear”,从,0,ns,到,1000,ns,赋值,1,为观察其清零的作用，我们在,240,ns,至,300,ns,之间将其赋,0,（因为该信号低电平有效）。,将鼠标移到“,clear”,信号的,240,ns,处按下鼠标左键并向右拖动鼠标至,300,ns,处，松开鼠标左键。可看到这段区域呈黑色，被选中。用鼠标左键单击工具条中 即可。,11/14/2026,62,湖北众友科技EDA工作室,4.5,项目校验之建立输入波形,C.,为时钟信号“,clk”,赋周期为,40,ns,的时钟信号。,选中信号“,clk”,；,设置信号周期。用鼠标左键单击工具条中 可打开下图所示的对话框；单击“,OK”,关闭此对话框即可生成所需时钟。,此处若是,2,，则时钟周期为：,40,ns2=80ns,若选择“网格对齐”则此值不可改。,11/14/2026,63,湖北众友科技EDA工作室,4.5,项目校验之建立输入波形,D.,选择“,File,”,中“,Save,”,存盘。,到此完成波形输入，如下图所示：,11/14/2026,64,湖北众友科技EDA工作室,4.5,项目校验之时序模拟,（,4,）,运行模拟器，进行时序模拟,：,A.,从菜单“,MAX+plus”,选择“,Simulator”,，,即可打开模拟器如下图所示。,可进行两次结果对比,改变模拟的起止时间,B.,单击按钮“,Start”,即可开始模拟，模拟完毕后，单击按钮“,Open,Scf,”,可打开刚才编辑的波形文件，就可开始对模拟结果进行检查。,11/14/2026,65,湖北众友科技EDA工作室,4.5,项目校验之时序模拟,C.,模拟完成后波形模拟文件如下图所示：,注意：,针对,FPGA,器件进行仿真时存在,毛刺与时序延迟,（,FPGA,芯片内部构造决定），所以不同的目标器件仿真图形可能有出入，如上图,cout,输出有一个毛刺存在，除此之外对应输入的仿真结果是正确的！,11/14/2026,66,湖北众友科技EDA工作室,4.5,项目校验之模拟结果观察,（,5,）,为观测方便，可将计数输出,q3,q2,q1,q0,作为一个组来进行 有效观测，步骤如下,：,A.,将鼠标移到“,Name”,区的,q3,上，按下鼠标左键并往下拖动鼠标至,q0,处。松开鼠标左键，可选中信号,q3,q2,q1,q0,；,B.,在选中区（黑色）上单击鼠标右键，打开一个浮动菜单，选择“,Enter Group”,项，出现图上图对话框；选择十六进制后，点击“,OK”,按钮。,十进制,十六进制,进制选择：,二进制,八进制,组名输入区；,可任意写,是否以格雷码显示,11/14/2026,67,湖北众友科技EDA工作室,4.5,项目校验之模拟结果观察,C.,可得下图,1-39,所示波形图文件。这种用组表示的方法其实就是,BUS,的使用，这将在,6.5,节详细介绍。,双击此处也可改变数据显示的格式：二、八、十、十六进制，格雷码显示。,现在观测就容易多了！,返回目录,11/14/2026,68,湖北众友科技EDA工作室,4.6,目标器件选择之确定目标器件,（,1,）模拟通过后就可将设计结果编程,/,下载到目标器件中。但因为前面编译时，是由编译器自动为你的设计选择目标器件并进行管脚锁定的，所以为使设计符合用户要求，将由用户进行目标器件选择和管脚锁定。,EDA-E,实验箱上使用的目标器件为,ACEX1K,系列中,EP1K30QC208-2,全称意义：,EP1K,30,QC,208,-2,Altera,公司,ACEX1K,系列中器件,3,万,典型门：,30*1,K,（,1000,）,贴片封装,芯片管脚数,速度等级，单位为,ns,11/14/2026,69,湖北众友科技EDA工作室,4.6,目标器件选择之选择方法,（,2,）,器件选择方法：,A.,菜单“,Assign”,下选择“,Device”,项可打开如下图所示的器件选择对话框；,B.,单击,“,Device Family,”,区的下拉按钮，可进行器件系列选择，选择,ACEX1K,；,C.,去掉速度等级限制的选择项,；,D.,在器件型号列表区找出目标器件并双击选中。,E.,若没有选配的配置器件（,EPC2LC20,）,则点击,“,OK,”,按钮完成了目标器件选择功能，否则点击,“,Device Options,”,按钮，进行下面的配置设置。,11/14/2026,70,湖北众友科技EDA工作室,4.6,目标器件选择之选择方法,F.,出现右图所示图形，按右图所示选择配置器件,EPC2LC20,，,则点击,“,OK,”,按钮完成了配置器件选择。返回到器件选择对话框，击点,“,OK,”,按钮，这样就完成了所有目标器件设置。,11/14/2026,71,湖北众友科技EDA工作室,4.6,目标器件选择之类型说明,FPGA,采用,SRAM,进行功能配置,，可重复编程，但系统掉电后，,SRAM,中的数据丢失。因此，,需在,FPGA,外加,EPROM,，,将配置数据写入其中，系统每次上电自动将数据引入,SRAM,中。,CPLD,器件一般采用,EEPROM,存储技术，可重复编程,，并且系统掉电后，,EEPROM,中的数据不会丢失，适于数据的保密。,（,3,）,PLD,类型说明：,FPGA CPLD,11/14/2026,72,湖北众友科技EDA工作室,4.7,目标器件管脚锁定之锁定前提,管脚锁定,是指将输入,/,输出信号安排在器件的指定管脚（,I/O,口）上。在,EDA-E,实验箱上，目标芯片的引脚定义可采用全开放式和全固定式（免连线方式）。,全开放式：,可以不用管脚锁定，编译后将自动分配管脚，根据自动分配在管脚的信号来连接电路做实验。也可以人工分配管脚，按照一定的规律来分配管脚，方便连线及实验有条理化。,全固定式：,每个引脚都有固定定义的信号名，必须按照定义好的信号（,I/O,分布表）分配管脚。跟外围硬件关系紧密，必须人工管脚锁定。,前提：,人工管脚锁定之前,必须选择好目标芯片，并对项目编译且通过,，产生目标芯片管脚锁定环境才可以进行人工管脚锁定，否则人工管脚分配不知目标芯片。,（,1,）,锁定前提详细说明；,11/14/2026,73,湖北众友科技EDA工作室,4.7,目标器件管脚锁定之锁定方法,（,2,）,锁定方法；,注意，你所打开的窗口可能与此不同，可通过在菜单“,Layout”,中选中“,DeviceView,”,，,使视图区显示器件视图,(,显示管脚锁定情况，切记要先编译项目通过后才能出现,),；单击工具条中的 可显示当前的管脚分配,/,逻辑分配情况。这样，你可得到如右图一样的窗口。,A.,从“,Max+,plusII,”,菜单下选择“,Floorplan,Editor,”,。,管脚编辑器窗口将被打开，如下图所示。,11/14/2026,74,湖北众友科技EDA工作室,4.7,目标器件管脚锁定之锁定方法,视图区：此区域显示器件视图,(,显示管脚锁定情况,),或 逻辑阵列块视图（显示逻辑资源使用或分配情况）,节点显示区：显示没有被锁定管脚的输入输出信号及内部节点,分别为控制（放大、缩小）显示区显示视图区；最后编译器编译的结果；或显示当前分配情况,B.,管脚,编辑窗口说明。,11/14/2026,75,湖北众友科技EDA工作室,4.7,目标器件管脚锁定之锁定方法,