电工学第七版电子技术第章.ppt

下一页,返回,上一页,退出,章目录,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,20,章 门电路和组合逻辑电路,20.1 数字和脉冲信号,20.2 基本门电路及其组合,20.5 逻辑代数,20.4 CMOS门电路,20.3 TTL门电路,20.6 组合逻辑电路的分析和综合,20.7 加法器,20.8 编码器,20.9 译码器和数字显示,20.10,数据分配器和数据选择器,20.11 应用举例,1.掌握基本门电路的逻辑功能、逻辑符号、真值表和逻辑表达式。了解 TTL门电路、CMOS门电路的特点;,3.会分析和设计简单的组合逻辑电路;,理解加法器、编码器、译码器等常用组合逻辑,电路的工作原理和功能,;,5.学会数字集成电路的使用方法。,本章要求：,2.会用逻辑代数的基本运算法则化简逻辑函数;,第,20,章 门电路和组合逻辑电路,模拟信号,数字信号,电子电路中的信号,模拟信号：,在时间上或数值上连续变化的信号。,处理模拟信号的电路称为模拟电路,。,如整流电路、放大电路等，注重研究的是输入和输出信号间的大小及相位关系。,在模拟电路中,晶体管三极管通常工作在放大区。,数字信号(也称脉冲信号),在时间上和数值上都是不连续变化的，即,是一种跃变信号，并且持续时间短暂。,处理数字信号的电路称为数字电路,，它注重研究的是输入、输出信号之间的逻辑关系。,在数字电路中，晶体管一般工作在截止区和饱和区,起开关的作用。,前面几章讨论的都是模拟电路，后面几章将讨论的是数字电路。数字电路和模拟电路都是电子技术的重要基础。,数字电路的广泛应用和高度发展，标志着现代电子技术的水准，电子计算机、数字式仪表、数字化通信以及繁多的数字控制装置等方面都是以数字电路为基础。,20.1.1 数制,在数字体制中，常用的是十进制,它有0,9十个数,码，计数规则“,逢十进一,”,。,20.1 数字和脉冲信号,1.常用数字,数制是计数进位制的简称。在数字电路中常用的数制有十进制、二进制、八进制和十六进制。,(1)十进制,各个数码处于十进制数的不同数位时,所代表的数值不同,即不同数位有不同数位的“位权”值。整数部分从低位至高位每位的权依次为：10,0,、10,1,、10,2,；小数部分从高位至低位每位的权依次为：10,-1,、,10,-2,、,10,-3,。十进制的基数(底数)是 10。,如：(123.45),10,=1,10,2,+3,10,1,+3,10,0,+410,-1,+510,-2,(2)二进制,二进制有 0 和 1 两个数码，基数是2，计数规则“逢二进一”。,二进制数可转换为十进制数，例如,(110101.01),2,=1,2,5,+1,2,4,+,0,2,3,+1,2,2,+0,2,1,+1,2,0,+0,2,-1,+1,2,-2,=(53.25),10,(3)八进制,八进制有 0 8 八个数码，基数是8，,计数规则“逢八进一”,。,八进制数可转换为十进制数，例如,(32.4),8,=3,8,1,+2,8,0,+,4,8,-,1,=(26.5),10,(4)十六进制,十六进制有 0 9,A(10),A(10),B(11),C(12)，D(13)，E(14)，F(15)十六个数码，基数是16，计数规则“逢十六进一”。,十六进制数可转换为十进制数，例如,(3B.6),16,=3,16,1,+B,16,0,+,6,16,-,1,(59.4),10,2.十进制数转换为任意进制计数,(1)十 二进制转换,十进制转换为二进制分整数和净小数两部分进行。,整数部分的转换采取除2取余法，直到商为零 为止。,例如将十进制数 27.35 转换成二进制数。,余数 1(,d,0,),余数 1(,d,1,),余数 0(,d,2,),余数 1(,d,3,),余数 1(,d,4,),2 27,2 13,2 6,2 3,2 1,0,整数部分的转换采取除2取余法，直到商为零 为止。,净小数部分的转换采取乘 2取整法，直到满足规定的位数为止。,0.35,2=0.7 整数0(,d,-1,),0.7,2=1.4 整数1(,d,-2,),0.4,2=0.8 整数0(,d,-3,),0.8,2=1.6 整数1(,d,-2,),0.6,2=1.2 整数1(,d,-5,),0.2,2=0.4 整数0(,d,-6,),(27.35),10,=(,d,4,d,3,d,2,d,1,d,0,.,d,-,1,d,-2,d,-,3,d,-4,d,-,5,d,-6,)=(11011.010110),2,(2)十 八进制转换,十进制数,二进制,将二进制数整数部分从低位开始每3位划为一组；,将小数部分从高位开始每3位划为一组。,例：将十进制数 27.35 转换成八进制数。,(27.35),10,=(33.26),8,(0 1 1 0 1 1.0 1 0 1 1 0),2,(3 3 .2 6),8,(3)十 十六进制转换,(0 0 0 1 1 0 1 1.0 1 0 1 1 0 0 0),2,(1 B .5 8),16,(27.35),10,=(1B.58),16,脉冲幅度,A,脉冲上升沿,t,r,脉冲周期,T,脉冲下降沿,t,f,脉冲宽度,t,p,脉冲信号的部分参数：,实际的矩形波,20.1.2 脉冲信号,脉冲信号有正和负之分,0,+3V,0,-3V,0,+3V,0,-3V,正脉冲：,脉冲跃变后的值比初始值高,负脉冲：,脉冲跃变后的值比初始值高,基本门电路及其组合,逻辑门电路是数字电路中最基本的逻辑元件。,所谓门就是一种开关，它能按照一定的条件去控制信号的通过或不通过。,门电路的输入和输出之间存在一定的逻辑关系(因果关系)，所以门电路又称为,逻辑门电路,。,20.2.1 逻辑门电路的基本概念,基本逻辑关系为,与、或、非,三种。,下面通过例子说明逻辑电路的概念及,与、或、非,的意义。,设：开关断开、灯不亮用逻辑 0 表示,开关闭合、灯亮用 逻辑 1 表示。,逻辑表达式：,Y,=,A,B,1.与逻辑关系,与,逻辑关系是指当决定某事件的条件全部具备时，该事件才发生。,0,0,0,1,0,1,1,1,0,1,0,0,A,B,Y,B,Y,A,状态表,2.或逻辑关系,或,逻辑关系是指当决定某事件的条件之一具备时,该事件就发生。,逻辑表达式：,Y,=,A,+,B,状态表,0,0,0,1,1,1,1,1,0,1,1,0,A,B,Y,3.非逻辑关系,非,逻辑关系是否定或相反的意思。,逻辑表达式：,Y,=,A,状态表,1,0,1,A,Y,0,由电子电路实现逻辑运算时，它的输入和输出信号都是用电位(或称电平)的高低表示的。高电平和低电平都不是一个固定的数值,而是有一定的变化范围。,门电路是用以实现逻辑关系的电子电路，与前面所讲过的基本逻辑关系相对应。,门电路主要有：与门、或门、非门、与非门、或非门、异或门等。,分立元件基本逻辑门电路,基本门电路及其组合,电平的高低一般用,1,和,0,两种状态区别,若规定,高电平为 1，低电平为 0,则称为,正逻辑,。反之则称为,负逻辑,。若无特殊说明,均采用正逻辑。,1,0,0V,U,CC,高电平,低电平,1.二极管与门电路,(1)电路,(2)工作原理,输入,A,、,B,全为高电平“1”，,输出,Y,为“1”。,输入,A,、,B,不全为“1”，,输出,Y,为“0”。,0,0,0,1,0,1,1,1,0,1,0,0,A,B,Y,输 入,输出,0V,0V,0V,3V,3V,3V,与门逻辑状态表,1.二极管与门电路,(3)逻辑关系：,“与”,逻辑,即：有,0,出,0，,全,1,出,1。,逻辑表达式：,Y=A B,逻辑符号：,&,A,B,Y,0,0,0,1,0,1,1,1,0,1,0,0,A,B,Y,输 入,输出,与门逻辑状态表,(2)工作原理,输入,A,、,B,全为低电平“0”，,输出,Y,为“0”。,输入,A,、,B,有一个为“1”，,输出,Y,为“1”。,1,1,1,0,0V,0V,0V,3V,3V,3V,0,0,0,1,1,1,0,1,2.二极管或门电路,(1)电路,或门逻辑状态表,A,B,Y,输 入,输出,2.二极管或门电路,(3)逻辑关系,：,或,逻辑,即：有,1,出,1，,全,0,出,0。,Y=A+B,逻辑表达式：,1,1,1,0,0,0,0,1,1,1,0,1,或门逻辑状态表,A,B,Y,输 入,输出,3.晶体管非门电路,截止,(2),逻辑表达式：,Y,=,A,0,1,(1)电路,0,1,1,0,1,0,A,Y,非门逻辑状态表,逻辑符号,1,A,Y,饱和,1.与非门电路,有,0,出,1,，全,1,出,0。,与非门,基本逻辑门电路的组合,0,0,0,1,1,1,1,0,0,1,1,1,A,B,Y,输 入,输出,或非逻辑状态表,逻辑表达式：,Y=A B,或非门,基本逻辑门电路的组合,2.或非门电路,有,1,出,0,，全,0,出,1。,0,0,0,1,0,1,1,0,0,1,0,1,A,B,Y,输 入,输出,或非逻辑状态表,Y=A+B,逻辑表达式：,或 门,非 门,&,A,例：根据输入波形画出输出波形,A,B,Y,1,有,0,出,0，,全,1,出,1。,有,1,出,1，,全,0,出,0。,Y,2,3.与或非门电路,基本逻辑门电路的组合,Y=A.B+C.D,逻辑表达式：,逻辑符号,20.3,TTL,门电路,(三极管三极管逻辑门电路),TTL门电路是双极型集成电路，与分立元件相比，,具有速度快、可靠性高和微型化等优点,，目前分立元件电路已被集成电路替代。下面介绍集成 与非门电路的工作原理、特性和参数。,输入级,中间级,输出级,20.3.1 TTL与非门电路,1.电路,E,2,E,3,E,1,B,等效电路,C,多发射极三极管,(1)输入全为高电平 1(3.6V)时,2.工作原理,T,2,、T,5,饱和导通,E结反偏,截止,0,(0.3V),负载电流（灌电流）,输入全高,1,输出为低,0,1V,T,1,R,1,+,U,cc,3.6V,1,T,5,Y,R,3,R,5,A,B,C,R,4,R,2,R,1,T,3,T,4,T,2,+5V,T,1,2.工作原理,T,2,、T,5,截止,负载电流（拉电流）,(0.3V),1,0,输入有低,0,输出为高,1,1V,(2)输入端有任一低电平 0(0.3V),流过 E结的电流为正向电流,5V,V,Y,5-0.7-0.7,=3.6V,有 0 出 1,全 1 出 0,与非逻辑关系,0,0,0,1,0,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,0,1,1,1,0,1,0,1,1,1,1,0,A,B,Y,C,与非逻辑状态表,逻辑表达式：,Y=A B C,与非 门,74LS00、74LS20管脚排列示意图,(1)电压传输特性,输出电压,U,O,与输入电压,U,i,的关系。,C,D,E,3.TTL与非门特性及参数,电压传输特性,测试电路,A,B,O,1,2,3,1,2,3,4,U,i,/V,U,O,/V,A,B,C,D,E,(2)TTL“与非”门的参数,电压传输特性,典型值3.6V，,典型值0.3V，,输出高电平电压,U,OH,输出低电平电压,U,OL,输出高电平电压,U,OH,和输出低电平电压,U,OL,U,O,/V,O,1,2,3,1,2,3,4,U,i,/V,A,B,D,E,低电平噪声容限电压,U,NL,保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声(或干扰)电压。,U,NL,=,U,OFF,U,IL,允许叠加干扰,定量说明门电路抗干扰能力,U,OFF,U,OFF,是保证输出为额定高电平的,90%,时所对应的,最大输入低电平电压,。,U,OH,输入,低电平,电压,U,IL,O,1,2,3,1,2,3,4,U,i,/V,U,O,/V,输入高电平电压,U,IH,A,B,高电平噪声容限电压,U,NH,保证输出低电平电压的条件下所允许叠加在输入高电平电压上的最大噪声(或干扰)电压。,U,NH,=,U,IH,U,ON,允许叠加干扰,定量说明门电路抗干扰能力,U,ON,是保证输出为额定低电平时所对应的,最小输入高电平电压,。,D,E,O,1,2,3,1,2,3,4,U,i,/V,U,O,/V,U,ON,指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门,N,O,8。,输入高电平电流,I,IH,和输入低电平电流,I,IL,当某一输入端接,高电平,，其余输入端接低电平时，,流入该输入端的电流，,称为高电平输入电流,I,IH,(,A)。,当某一输入端接,低电平,，,其余输入端接高电平时，,流出该输入端的电流，,称为低电平输入电流,I,IL,(mA)。,扇出系数,N,O,1,0,当某一输入端接,低电平，,其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流,I,IL,(mA)。,若要保证输出为高电平，则对电阻值有限制,R I,IL,U,NL,&,&,Y,1,1,R,平均传输延迟时间,t,pd,50%,50%,t,pd1,t,pd2,TTL,的,t,pd,约在 10ns 40ns，此值愈小愈好。,输入波形,u,i,输出波形,u,O,D,E,20.3.2 三态输出与非门,当控制端为高电平,1,时,实现正常的与非逻辑关系,Y,=,A B,1,1.电路,D,控制端,截止,20.3.2 三态输出与非门,0,1.电路,1V,1V,当控制端为低电平,0,时,输出,Y,处于开路状态，,也称为高阻状态。,控制端,导通,逻辑符号,0,高阻,0,0,1,1,0,1,1 1,1,0,1 1,1,1,1 0,表示任意态,20.3.2 三态输出“与非”门,三态输出与非状态表,A,B,E,Y,功能表,输出高阻,三态门应用：,可实现用,一条,总线分时传送几个不同的数据或控制信号。,1,0,0,A,1,B,1,1.电路,有源负载,20.3.3 集电极开路“与非”门电路(OC,门),OC,门的特点：,1.输出端可直接驱动负载,如：,2.几个输出端可直接相联,1,0,0,0,0,OC,门的特点：,1.输出端可直接驱动负载,如：,2.几个输出端可直接相联,1,0,0,1,线与,功能,0,20.4.1 CMOS非门电路,20.4 CMOS,门电路,PMOS管,NMOS管,CMOS 管,负载管,驱动管,(互补对称管),A,=1,时，,T,1,导通，,T,2,截止，,Y,=0,A,=0,时，,T,1,截止，,T,2,导通，,Y,=1,Y=A,T,4,与,T,3,并联，,T,1,与,T,2,联；,当,AB,都是高电平时,T,1,与,T,2,同时导通，,T,4,与,T,3,同时截止；输出,Y,为低电平。,当,AB,中有一个是低电平时，,T,1,与,T,2,中有一个截止，,T,4,与,T,3,中有一个导通,输出,Y,为高电平。,20.4.2 CMOS,与非,门电路,1.电路,2.工作原理,当,AB,中有一个是高电平时，,T,1,与,T,2,中有一个导通，,T,4,与,T,3,中有一个截止，输出,Y,为低电平。,当,AB,都是低电平时，,T,1,与,T,2,同时截止，,T,4,与,T,3,同时导通；输出,Y,为高电平。,20.4.3 CMOS,或非门电路,1.电路,2.工作原理,20.4.,4 CMOS传输,门电路,1.电路,2.工作原理,设：,10V,0V,可见,u,i,在 0 10V连续变化时，至少有一个管子导通,传输门打开,(相当于开关接通),u,i,可传输到输出端,即,u,O,=,u,i,所以COMS传输门可以传输模拟信号,也称为,模拟开关,。,（07V）,导通,（310V）,导通,0V,10V,可见,u,i,在 0 10V 连续变化时，两管子均截止,传输门关断，(相当于开关断开),u,i,不能传输到输出端。,（010V）,截止,截止,结论：,C,=1(,C,=0),时传输门开通。,C,=0(,C,=1),时传输门关断。,20.4.,4 CMOS传输,门电路,1.电路,2.工作原理,设：,开关电路,20.4.,4 CMOS传输,门电路,CMOS电路优点,(1)静态功耗低(每门只有0.01mW,TTL每门10mW),(2)抗干扰能力强,(3)扇出系数大,(4)允许电源电压范围宽(3 18V),TTL电路优点,(1)开关速度快,(2)抗干扰能力强,(3)带负载能力强,20.5 逻辑代数,逻辑代数,（又称布尔代数），,它是分析设计逻辑电路的数学工具。虽然它和普通代数一样也用字母表示变量，,但变量的取值只有0，1两种，分别称为逻辑 0和逻辑 1。,这里 0 和 1 并不表示数量的大小，而是表示两种相互对立的逻辑状态。,逻辑代数所表示的是,逻辑关系,，,而不是数量关系。这是它与普通代数的本质区别,。,1.常量与变量的关系,20.5.1 逻辑代数运算法则,2.逻辑代数的基本运算法则,自等律,0-1律,重叠律,还原律,互补律,交换律,2.逻辑代数的基本运算法则,普通代数,不适用！,证:,结合律,分配律,A,+1=1,A A=A,.,1,1,0,0,1,1,1,1,1,1,0,0,反演律,列状态表证明：,A,B,0,0,0,1,1,0,1,1,1,1,1,0,0,1,0,0,0,0,0,0,吸收律,(1),A+AB=A,(2),A,(,A+B,),=A,对偶式,对偶关系：,将某逻辑表达式中的,与()换成或,(+)，或(+)换成与()，,得到一个新的逻辑表达式，即为原逻辑式的,对偶式,。,若原逻辑恒等式成立，则其对偶式也成立。,证明,：,A+AB=A,（3）,（4）,对偶式,（5）,（6）,对偶式,20.5.2 逻辑函数的表示方法,表示方法,逻辑式,逻辑状态表,逻辑图,卡诺图,下面举例说明这四种表示方法。,例：,有一T形走廊，在相会处有一路灯,在进入走廊的,A、B、C,三地各有控制开关，都能独立进行控制。任意闭合一个开关,灯亮；任意闭合两个开关,灯灭；三个开关同时闭合，灯亮。设,A、B、C,代表三个开关(输入变量)；,Y,代表灯(输出变量)。,1.列逻辑状态表,设：开关闭合其状态为,1,，断开为,0,灯亮状态为,1,，灯灭为,0,用输入、输出变量的逻辑状态(1或0)以表格形式来表示逻辑函数。,三输入变量有八种组合状态,n,输入变量有2,n,种组合状态,0 0 0,0,A,B,C,Y,0 0 1,1,0 1 0,1,0 1 1,0,1 0 0,1,1 0 1,0,1 1 0,0,1 1 1,1,2.逻辑式,取,Y,=1(或,Y,=0)列逻辑式,取,Y,=1,用,与、或、非,等运算来表达逻辑函数的表达式。,(1)由逻辑状态表写出逻辑式,对应于,Y,=1，,若输入变量为,1,，则取输入变量本身(如,A,)；,若输入变量为,0,则取其反变量(如,A,)。,一种组合中，输入变量之间是“与”关系，,0 0 0,0,A,B,C,Y,0 0 1,1,0 1 0,1,0 1 1,0,1 0 0,1,1 0 1,0,1 1 0,0,1 1 1,1,各组合之间,是或关系,2.逻辑式,反之，也可由逻辑式列出状态表。,0 0 0,0,A,B,C,Y,0 0 1,1,0 1 0,1,0 1 1,0,1 0 0,1,1 0 1,0,1 1 0,0,1 1 1,1,3.,逻辑图,20.5.3 逻辑函数的化简,由逻辑状态表直接写出的逻辑式及由此画出的逻辑图，一般比较复杂；若,经过简化，则可使用较少的逻辑门实现同样的逻辑功能。,从而,可节省器件,降低成本，提高电路工作的可靠性。,利用逻辑代数变换，可用不同的门电路实现相同的逻辑功能。,化简方法,公式法,卡诺图法,1.用 与非 门构成基本门电路,(2)应用 与非 门构成 或 门电路,(1)应用“与非”门构成“与”门电路,由逻辑代数运算法则：,由逻辑代数运算法则：,(3)应用与非门构成非门电路,(4)用 与非 门构成 或非”门,由逻辑代数运算法则：,例1：,化简,2.应用逻辑代数运算法则化简,(1)并项法,例2：,化简,(2)配项法,例3：,化简,(3)加项法,(4)吸收法,吸收,例4：,化简,例5：,化简,吸收,吸收,吸收,吸收,3.应用卡诺图化简,卡诺图:,是与变量的最小项对应的按一定规则排列的方格图，每一小方格填入一个最小项。,(1)最小项：,对于,n,输入变量有,2,n,种组合,其相应的乘积项也有,2,n,个，则每一个,乘积项就称为一个最小项。其特点是每个输入变量均在其中以原变量和反变量形式出现一次，且仅一次。,如：三个变量，有 8 种组合，最小项就是8个,卡诺图也相应有 8 个小方格。,在卡诺图的行和列分别标出变量及其状态。,(2)卡诺图,B,A,0,1,0,1,二变量,BC,A,00,1,0,01,11,10,三变量,二进制数对,应的十进制,数编号,AB,00,01,11,10,CD,00,01,11,10,四变量,任意两个,相邻最小,项之间只,有一个变,量改变,(2)卡诺图,(a)根据状态表画出卡诺图,如:,A,BC,00,1,0,01,11,10,1,1,1,1,将输出变量为“1”的填入对应的小方格,为“0”的可不填。,0 0 0,0,A,B,C,Y,0 0 1,1,0 1 0,1,0 1 1,0,1 0 0,1,1 0 1,0,1 1 0,0,1 1 1,1,(2)卡诺图,（b)根据逻辑式画出卡诺图,A,BC,00,1,0,01,11,10,1,1,1,1,将逻辑式中的最小项分别用“1”填入对应的小方格。如果逻辑式中最小项不全，可不填。,如:,注意：,如果逻辑式不是由最小项构成，一般应先化为最小项，或按,例7,方法填写。,(3)应用卡诺图化简逻辑函数,A,BC,00,1,0,01,11,10,1,1,1,1,例6.,用卡诺图表示并化简。,解：,(a)将取值为 1 的相邻小方格圈成圈;,步骤,1.卡诺图,2.合并最小项,3.写出最简“与或”逻辑式,(b)所圈取值为 1 的相邻小方格的个数应为,2,n,(,n,=0,1,2),(3)应用卡诺图化简逻辑函数,A,BC,00,1,0,01,11,10,1,1,1,1,解：,三个圈最小项分别为：,合并最小项,写出简化逻辑式,卡诺图化简法：保留一个圈内最小项的,相同变量，,而消去,相反变量。,00,A,BC,1,0,01,11,10,1,1,1,1,解：,写出简化逻辑式,多余,AB,00,01,11,10,CD,00,01,11,10,1,1,1,1,相邻,例6.,应用卡诺图化简逻辑函数,(1),(2),解：,写出简化逻辑式,AB,00,01,11,10,CD,00,01,11,10,1,例7.,应用卡诺图化简逻辑函数,1,1,1,1,1,1,1,1,1,含,A,均填“1”,注意：,1.圈的个数应最少,2.每个“圈”要最大,3.每个“圈”至少要 包含一个未被圈过的最小项。,20.6,组合逻辑电路的分析与综合,组合逻辑电路：,任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。,组合逻辑电路框图,20.6.1 组合逻辑电路的分析,(1)由逻辑图写出输出端的逻辑表达式,(2)运用逻辑代数化简或变换,(3)列逻辑状态表,(4)分析逻辑功能,已知逻辑电路,确定,逻辑功能,分析步骤：,例 1：,分析下图的逻辑功能,(1)写出逻辑表达式,Y,=,Y,2,Y,3,=,A AB B AB,.,.,.,A B,.,.,A B,.,A,.,.,A B,B,(2)应用逻辑代数化简,Y=,A AB B AB,.,.,.,=,A AB+B AB,.,.,=,AB+AB,反演律,=,A,(,A+B,)+,B,(,A+B,),.,.,反演律,=,A AB+B AB,.,.,(3)列逻辑状态表,Y=,AB+AB,=,A B,逻辑式,(4)分析逻辑功能,输入,相同,输出为,0，,输入,相异,输出为,1，,称为,异或逻辑,关系。这种电路称异或门。,逻辑符号,A,B,Y,0,0,1,1,0,0,1,1,1,0,0,1,(1)写出逻辑式,例 2：,分析下图的逻辑功能,A,B,.,Y,=,AB AB,.,A,B,化简,A,B,=,AB+AB,(2)列逻辑状态表,Y=AB+AB,(3)分析逻辑功能,输入,相同,输出为,1,输入相异输出为,0,称为判一致电路,(同或门),可用于判断各输入端的状态是否相同。,=,A B,逻辑式,=,A B,A,B,Y,0,0,1,1,0,0,1,0,0,1,1,1,例3：,分析下图的逻辑功能,1,0,1,A,A,写出逻辑式：,=,AC+BC,Y=,AC BC,设：,C,=1,封锁,打开,选通,A,信号,B,0,0,1,设：C=0,封锁,选通,B,信号,打开,例 3：,分析下图的逻辑功能,B,写出逻辑式：,=,AC+BC,Y=,AC BC,例4：,分析下图的逻辑功能,1.写出逻辑表达式,2.应用逻辑代数化简,0 0 0,A,B,C,Y,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,3.列真值表,0,0,0,1,0,1,1,1,4.分析逻辑功能,当输入有两个及两个以上为 1 时，输出为 1，否则为 0。,20.6.2 组合逻辑电路的综合,根据逻辑功能要求,逻辑电路,设计,(1)由逻辑要求，列出逻辑状态表,(2)由逻辑状态表写出逻辑表达式,(3)简化和变换逻辑表达式,(4)画出逻辑图,设计步骤如下：,例1：,设计一个三人(,A,、,B,、,C,)表决电路。每人有一按键，如果赞同，按键，表示 1；如不赞同，不按键，表示 0。表决结果用指示灯表示，多数赞同,灯亮为 1，反之灯不亮为 0。,(,1)列逻辑状态表,(2)写出逻辑表达式,取,Y,=1(或,Y,=0)列逻辑式,取,Y,=1,0 0 0 0,A,B,C,Y,0 0 1 0,0 1 0 0,0 1 1,1,1 0 0 0,1 0 1,1,1 1 0,1,1 1 1,1,对应于,Y,=1,若输入变量为,1,，,则取输入变量本身(如,A,)；,若,输入变量为,0,则取其反变量(如,A,)。,(3)用“与非”门构成逻辑电路,在一种组合中，各输入变量之间是“与”关系,各组合之间是“或”关系,0 0 0 0,A,B,C,Y,0 0 1 0,0 1 0 0,0 1 1,1,1 0 0 0,1 0 1,1,1 1 0,1,1 1 1,1,A,BC,00,1,0,01,11,10,1,1,1,1,三人表决电路,例2：,设计一个三变量奇偶检验器。,要求:,当输入变量,A、B、C,中有奇数个同时为 1 时,输出为 1，否则为 0,用与非门实现。,(,1)列逻辑状态表,(2)写出逻辑表达式,0 0 0 0,A,B,C,Y,0 0 1,1,0 1 0,1,0 1 1 0,1 0 0,1,1 0 1 0,1 1 0 0,1 1 1,1,(3)用“与非”门构成逻辑电路,A,BC,00,1,0,01,11,10,1,1,1,1,解：,跳转,(4),逻辑图,Y,C,B,A,0,1,1,0,0,1,1,1,1,1,0,1,0,1,0,例 3:,某工厂有,A、B、C,三个车间和一个自备电站,站内有两台发电机,G,1,和,G,2,。,G,1,的容量是,G,2,的两倍。如果一个车间开工，只需,G,2,运行即可满足要求；如果两个车间开工,只需,G,1,运行，如果三个车间同时开工，则,G,1,和,G,2,均需运行。试画出控制,G,1,和,G,2,运行的逻辑图。,设：,A、B、C,分别表示三个车间的开工状态：,开工为 1，不开工为 0；,G,1,和,G,2,运行为 1，不运行为 0。,(1)根据逻辑要求列状态表,首先假设逻辑变量、逻辑函数取,0、1,的含义,。,逻辑要求：如果一个车间开工，只需,G,2,运行即可满足要求；如果两个车间开工，只需,G,1,运行，如果三个车间同时开工，则,G,1,和,G,2,均需运行。,开工,1,不开工,0,运行,1,不运行,0,(1)根据逻辑要求列状态表,0,1,1,1,0,0,1,0,1,0,0,0,1,1,0,1,1 0 1,0 0 1,0 1 0,0 1 1,1 0 0,1 1 0,1 1 1,0 0 0,A B C,G,1,G,2,(2)由状态表写出逻辑式,A,BC,00,1,0,01,11,10,1,1,1,1,或由卡图诺可得相同结果,(3)化简逻辑式可得：,1 0 1,0 0 1,0 1 0,0 1 1,1 0 0,1 1 0,1 1 1,0 0 0,0,1,1,1,0,0,1,0,A B C,G,1,G,2,1,0,0,0,1,1,0,1,(4)用“与非”门构成逻辑电路,由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。,A,BC,00,1,0,01,11,10,1,1,1,1,(5)画出逻辑图,20.7 加法器,20.7.1 二进制,十进制：09十个数码，“逢十进一”。,在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。,在数字电路中，为了把电路的两个状态(,1态和0态,)与数码对应起来，采用,二进制,。,二进制：,0，1两个数码，“逢二进一”。,20.7 加法器,加法器:,实现二进制加法运算的电路,进位,如：,0,0,0,0,1,1,+,1,0,1,0,1,0,1,0,不考虑低位,来的进位,半加器实现,要考虑低位,来的进位,全加器实现,20.7.1 半加器,半加：实现两个一位二进制数相加，不考虑来自低位的进位。,A,B,两个输入,表示两个同位相加的数,两个输出,S,C,表示半加和,表示向高位的进位,逻辑符号：,半加器：,半加器逻辑状态表,逻辑表达式,A,B,S,C,0 0 0 0,0 1 1 0,1 0 1 0,1 1 0 1,20.7.2 全加器,输入,A,i,表示两个同位相加的数,B,i,C,i,-1,表示低位来的进位,输出,表示本位和,表示向高位的进位,C,i,S,i,全加：实现两个一位二进制数相加，且考虑来自低位的进位。,逻辑符号：,全加器：,(1)列逻辑状态表,(2)写出逻辑式,A,i,B,i,C,i-1,S,i,C,i,0 0 0 0 0,0 0 1,1,0,0 1 0,1,0,0 1 1 0,1,1 0 0,1,0,1 0 1 0,1,1 1 0 0,1,1 1 1,1,1,半加器构成的全加器,逻辑图,20.8 编码器,把二进制码按一定规律编排，使每组代码具有一特定的含义，,称为编码。,具有编码功能的逻辑电路称为编码器。,n,位二进制代码有,2,n,种组合,可以表示,2,n,个信息。,要表示,N,个信息所需的二进制代码应满足,2,n,N,20.8.1 二进制编码器,将输入信号编成二进制代码的电路。,2,n,个,n,位,编码器,高低电平信号,二进制代码,(1)分析要求：,输入有8个信号，,即 N=8，根据 2,n,N,的关系,即,n,=3，即输出为三位二进制代码。,例：,设计一个编码器，满足以下要求：,(1)将,I,0,、,I,1,、,I,7,8个信号编成二进制代码。,(2)编码器每次只能对一个信号进行编码，不允许两,个或两个以上的信号同时有效。,(3),设输入信号高电平有效。,解：,0 0 1,0 1 1,1 0 1,0 0 0,0 1 0,1 0 0,1 1 0,1 1 1,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,(2)列编码表：,输入,输 出,Y,2,Y,1,Y,0,(3)写出逻辑式并转换成与非式,Y,2,=,I,4,+,I,5,+,I,6,+,I,7,=,I,4,I,5,I,6,I,7,.,.,.,=,I,4,+,I,5,+,I,6,+,I,7,Y,1,=,I,2,+,I,3,+,I,6,+,I,7,=,I,2,I,3,I,6,I,7,.,.,.,=,I,2,+,I,3,+,I,6,+,I,7,Y,0,=,I,1,+,I,3,+,I,5,+,I,7,=,I,1,I,3,I,5,I,7,.,.,.,=,I,1,+,I,3,+,I,5,+,I,7,(4)画出逻辑图,1,0,0,0,0,0,0,0,1,1,1,将十进制数 09 编成二进制代码的电路,20.8.2 二,十进制编码器,表示十进制数,4位,10个,编码器,高低电平信号,二进制代码,列编码表：,四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示09十个数码，最常用的是8421码。,8421BCD码编码表,0,0,0,输 出,输 入,Y,1,Y,2,Y,0,0,(,I,0,),1,(,I,1,),2,(,I,2,),3,(,I,3,),4,(,I,4,),5,(,I,5,),6,(,I,6,),7,(,I,7,),8,(,I,8,),9,(,I,9,),Y,3,0,0,0,1,1,1,0,1,0,0,0,0,1,1,1,1,0,0,0,1,1,0,1,1,0,0,0,0,0,0,0,0,0,0,1,1,1,写出逻辑式并化成“或非”门和“与非”门,Y,3,=,I,8,+,I,9,.,=,I,4,+,I,6,I,5,+,I,7,Y,2,=,I,4,+,I,5,+,I,6,+,I,7,Y,0,=,I,1,+,I,3,+,I,5,+,I,7,+,I,9,.,=,I,1,+,I,9,I,3,+,I,7,I,5,+,I,7,.,.,=,I,2,+,I,6,I,3,+,I,7,Y,1,=,I,2,+,I,3,+,I,6,+,I,7,画出逻辑图,1,0,0,0,0,0,0,0,0,1,1,1,0,1,1,0,1,0,0,法二：,十键,8421,码编码器的逻辑图,0,0,1,1,0,0,当有,两个或两个以上,的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。,即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。,20.8.3 优先编码器,74LS,4147 编码器功能表,I,9,Y,0,I,8,I,7,I,6,I,5,I,4,I,3,I,2,I,1,Y,1,Y,2,Y,3,1 1 1 1 1 1 1 1 1 1 1 1 1,输 入 (,低电平有效),输 出(,8421反码,),0,0 1 1 0,1,0,0 1 1 1,1 1,0,1 0 0 0,1 1 1,0,1 0 0 1,1 1 1 1,0,1 0 1 0,1 1 1 1 1,0,1 0 1 1,1 1 1 1 1 1,0,1 1 0 0,1 1 1 1 1 1 1,0,1 1 0 1,1 1 1 1 1 1 1 1,0,1 1 1 0,例:,74LS147,集成优先编码器,(10线-4线),74LS147,引脚图,低电平,有效,20.9 译码器和数字显示,译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。,20.9.1 二进制译码器,8个,3位,译码器,二进制代码,高低电平信号,状 态 表,例：,三位二进制译码器（输出高电平有效）,输 入,A B C,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,0 0 0,1,0 0 0 0 0 0 0,0 0 1 0,1,0 0 0 0 0 0,0 1 0 0 0,1,0 0 0 0 0,0 1 1 0 0 0,1,0 0 0 0,1 0 0 0 0 0 0,1,0 0 0,1 0 1 0 0 0 0 0,1,0 0,1 1 0 0 0 0 0 0 0,1,0,1 1 1 0 0 0 0 0 0 0,1,输 出,写出逻辑表达式,Y,0,=,A B C,Y,1,=,A B C,Y,2,=,A B C,Y,3,=,A B C,Y,7,=,A B C,Y,4,=,A BC,Y,6,=,A B C,Y,5,=,A B C,逻辑图,0 1 1,1 0 0,0,1,0,0,0,0,0,0,例：,利用译码器分时将采样数据送入计算机,译码器工作,工作原理：,(以,A,0,A,1,=00,为例),0,0,0,脱离总线,数据,全为“1”,双 2/4 线译码器,A,0,、,A,1,是输入端,Y,0,Y,3,是输出端,