全国电赛E题解析.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,内容,1,一些概念,2,题目解析,3,典型方案,4,题目和测评中的问题,1,一些概念,内容,1.1,眼图,1.2,数字信号的带宽,1.3 m,序列，伪随机序列,1.4,白噪声的特点,1,一些概念,1.1,眼图,眼图,在示波器上，以数字信号的同步信号作触发，数字信号被,重复,采样，叠加显示在屏幕上。,因形似“眼睛”，而成为眼图。,眼图的一些重要特征被用来描述数字信号的传输性能。,1.,一些概念,1.2,数字信号的带宽,理想的二进制数字信号是理想的矩形波。,上升（下降）时间无穷小,带宽无穷大,实际传输数字信号需要的带宽，根据电平上升（下降）至,90%,（,10%,）的时间,t,r,定义：,r,，根据单极点低通特性定义；,r,，根据多种情况下等效噪声带宽折中；,当,t,r,接近码元周期时，,r,等于码率的一半，这是一个通常的参考值。,1.,一些概念,1.3 m,序列,最长线性反馈移位寄存器序列,当线性反馈移位寄存器（,LFSR,）的特征多项式为本原多项式时，方可产生周期为,2,n,-1,的二进制序列，即,m,序列。,一定位数的,m,多项式的数量是有限的。,m,序列具有尖锐的自相关特性和平坦的功率谱密度，可近似为白噪声。,1,一些概念,1.4,白噪声的特点,白噪声的频谱,功率谱密度分布均匀，功率谱平坦；,白噪声的功率（有效值的平方）与其带宽成正比；,限制其带宽可降低其有效值；,白噪声的瞬时值符合高斯分布，以有效值为标准差。,m,序列的频谱,在远低于序列循环频率的地方，与白噪声近似。,1,一些概念,1.4,白噪声的特点,滤波器下的噪声,等效噪声带宽，如果一个实际滤波器对噪声功率的影响等效于一个带宽为,f,b,的理想滤波器对噪声功率的影响，,f,b,称为滤波器的等效噪声带宽。,实际低通滤波器的等效噪声带宽与其截止频率是不同的，但它们有一定的关系，计算滤波器对噪声功率的衰减需要依据其等效噪声带宽。,阶数,过渡带滚降,dB/Dec,等效噪声带宽,1,-20,1.57f,c,2,-40,1.22f,c,3,-60,1.15f,c,4,-80,1.13f,c,面积相同,2,题目解析,内容,2.1,基本部分要求,数字信号发生器,低通滤波器,伪随机信号发生器,眼图显示,2.2,发挥部分要求,曼彻斯特编码,提取同步信号（时钟）,增大噪声幅度,2.3,整体框图,2,题目解析,2.1,基本部分要求,数字信号发生器,m,序列，本原多项式：,f,1,(x)=1+x,2,+x,3,+x,4,+x,8,可由,CPLD/FPGA,数字逻辑实现；,也可由单片机用,C,语言实现（性能？）。,LFSR,结构,if(lfsr&1),lfsr=(lfsr 1)(0 x11D 1);,else,lfsr=(lfsr 1);,lfsr=(lfsr 1),(-(lfsr,2,题目解析,2.1,基本部分要求,数字信号发生器,码率,10100kpbs,，,10kpbs,步进，误差不大于,1%,采用性能较好的单片机，如,Cortex-M3,，用定时器做,10us,、,14.3us,的定时中断，在中断服务函数里做移位、异或运算，可以实现题目要求，但性能稍显勉强。,后文有伪随机噪声,10Mbps,的码率要求，故均采用,CPLD/FPGA,比较合适。,允许的码元周期的最大误差：,1/100k 1/101k=99ns,，因此,CPLD/FPGA,的工作时钟大于即可保证,1%,的码率误差。,2,题目解析,2.1,基本部分要求,数字信号发生器,输出电平为,TTL,电平,TTL,电平要求，输出高电平,2.45V,，输出低电平。,目前大部分主流的单片机、,CPLD,、,FPGA,的,IO,电平为，或，其输出特性是可以满足,TTL,电平输出要求的。,但如果信号发生器的输出电平越高，对后面发挥部分恢复时钟越有利，所以最好将输出高电平调整为,5V,。,2,题目解析,2.1,基本部分要求,低通滤波器,带外衰减不小于,40dB/Dec,至少采用,2,阶及以上的滤波器，因实际滤波器可能不够精准，为求稳妥，最好采用,3,阶滤波器（,60dB/Dec,）。,可采用,3,阶无源滤波器，电路简单，但需匹配输入、输出阻抗，误差也不易做小；,采用运放做有源滤波器，,12,个运放完成；,采用通用滤波器芯片。,2,题目解析,2.1,基本部分要求,低通滤波器,截止频率,100kHz,、,200kHz,、,500kHz,，误差不大于,10%,在,100kbps,的码率下，数百,kHz,的截止频率已比较接近传输带宽要求，用于模拟非理想信道的传输特性。,10%,的误差要求并不算高，但如果采用运放做有源滤波器，应考虑运放的非理想特性，设计电路后，可采用具体的仿真模型仿真整个电路，修调,R,、,C,值，以达到要求。,通带增益可调,滤波与,4,倍增益可同时完成，然后通过电位器分压；,也可电位器分压后在经过,4,倍同相放大。,2,题目解析,2.1,基本部分要求,伪随机信号发生器,与数字信号发生器相似,本原多项式,f,2,(x)=1+x+x,4,+x,5,+x,12,码率,10Mbps,必须采用,CPLD,或,FPGA,；,10Mbps,的码率下，该伪噪声的功率谱密度在数百,kHz,处已非常平坦，完全可当做白噪声处理。,输出峰峰值,100mV,，误差不大于,10%,CPLD/FPGA,输出后通过电位器分压并调整准确，但最好后面做电压跟随（运放）。,lfsr=(lfsr 1),(-(lfsr,2,题目解析,2.1,基本部分要求,眼图显示,显示可采用示波器的,YT,模式，外部触发,测试眼幅度,题目中对眼幅度的测试没有提出任何具体要求，让人难以捉摸，甚至有部分参赛队认为不是需要在作品中做自动测量，只是需要在示波器，或在自制显示器上使用光标进行手动测量。,如果要做自动测量，模拟方案可能比较复杂，因为需要避开跳沿附近测特定时间的峰值,/,谷值；用数字方案较合适，一般可交流耦合后，用高速,AD,（或短采样时间的,AD,）采集码元中央附近的多个瞬时电压，然后找到最小正值和最大负值做差。,2,题目解析,2.2,发挥部分要求,曼彻斯特编码,码率增倍（“,1,”“,10,”、“,0,”“,01,”）；,无直流成分，包含位同步信息（为后面恢复时钟的要求做铺垫）；,可由原码（,NRZ,码）与时钟异或得到，在实现时应注意竞争冒险，采取同步方式。,2,题目解析,2.2,发挥部分要求,提取同步信号（恢复时钟）,本题的编码信号（数字基带）的码率是不确定的（,11,种可能值），为恢复时钟增加难度。,恢复时钟的方法有滤波法、锁相环法、直接测周,/,测频法。,滤波法：,将基带信号进行波形变换后使用窄带滤波器提取其中的时钟频率成分，但本题基带码率不确定，不宜采用；,如果穷举,11,种码率需要,11,个窄带滤波器，太复杂。,2,题目解析,2.2,发挥部分要求,提取同步信号（恢复时钟）,锁相环,采用异或门鉴相器的锁相环，锁定范围有限（,90,相差，两倍频以内），对于本题不太实用，采用,11,种不同的初始频率去穷举或许可以，但没有仿真或实验验证。,典型的加减脉冲锁相环，本振频率为,工作时钟,/H/N,，锁定状态为恒定相差,90,当输入信号相位超前时，异或门输出较,多高电平，在可逆计数器中累积加计数，,直至产生进位信号，控制加脉冲，导致,输出同步信号频率增加。,2,题目解析,2.2,发挥部分要求,提取同步信号（恢复时钟）,锁相环,采用双触发器鉴频，锁定范围大,编码输入相位超前时，环路滤波计数器,加计数，数控振荡器计数步进（相角步,进）增加，输出频率增加。,NCO,初始化频率取决于环路滤波计数器,的初始值。,曼彻斯特编码的“频率”？,NRZ,中的“,0,”曼码码元中央的上跳沿,NRZ,中的“,11,”曼码码元边缘的上跳沿,“,0,”的出现概率：,50%,“,11,”的出现概率：,25%,曼码的频率,=,码率,75%,要还原同步信号，需要做,4/3,倍频,2,题目解析,2.2,发挥部分要求,提取同步信号（恢复时钟）,直接测周并同步,检测一小段时间内曼码的最大,/,最小跳沿间隔（码元周期,/,周期的一半），让计数器以此为模循环计数，并在合适地跳沿出现时清零。,直接测频并同步,在一小段时间内计曼码的跳沿个数，根据,4/3,的关系确定码率，确定码元周期，让计数器以此循环周期计数，并由曼码的跳沿清零。,2,题目解析,2.2,发挥部分要求,增大噪声幅度,CPLD/FPGA,输出后变换为,5V,，再用电位器分压，输出需要电压跟随。,尽量低的信噪比下恢复时钟,噪声增大使得电路对曼码的识别（比较整形）变得困难。,滤波限制噪声功率,根据噪声的特点，在对曼码比较整形之前，可以对被噪声干扰的信号进行滤波，滤除有效频带外的噪声，降低噪声能量（有效值）。,使用滤波器衰减噪声，,10Mbps,的,m,序列的能量谱密度呈,sinc,2,函数：,2,题目解析,2.2,发挥部分要求,尽量低的信噪比下恢复时钟,滤波限制噪声功率,100kbps,的数据经曼彻斯特编码后，数据率为,200kbps,，可取最小传输带宽,100kHz,；,如果使用,100kHz,低通滤波器对受干扰的信号进行滤波，假定滤波器为二阶（等效噪声带宽为截止频率的倍），此时可算得噪声功率减小为原来的倍；,噪声有效值被滤到原值的约倍，可有效提高曼码识别的准确性。,2,题目解析,2.3,整体框图,题目中的图,3 典型方案3.,module digi_vco,faster=1b0;,45V，输出低电平。,if(en1)ck=1b0;,(input clk,input clk_2x,input in,2 题目解析2.,题目中明确给出的11个频率点能否当做已知条件。,wire pfd_ref_pulse;,提取同步信号（恢复时钟）,采用运放做有源滤波器，12个运放完成；,使用FPGA驱动ADC，并在同步信号（位于码元中央）到来时采集数十个值，存入FIFO，使用MCU（或FPGA外部，或FPGA内部的软核，如Nios2、MicroBlaze）读入存储，多次采集后保留一组大于零的值、一组小于零的值，分别找出其中的最小值和最大值，求其差。,3 典型方案3.,2,题目解析,2.3,整体框图,整体设计,两个序列产生、曼彻斯特编码、同步信号提取均采用,FPGA,实现，配合适当的按键显示控制码率。,TTL,电平变换可采用,74HCT244,等芯片、增益控制均由电位器完成。,预留测试点！,3,典型方案,内容,3.1 m,序列的产生,数据率控制,LFSR,TTL,电平和幅度控制,3.2,曼彻斯特编码,编码的实现,同步问题,3.3,滤波器,运放方案,专用芯片方案,增益级和增益控制,3.4,同步信号提取,锁相环方案,测周方案,其它方案与思路,3.5,眼幅度测量,3,典型方案,3.1 m,序列的产生,数据率控制,在,FPGA,中，应该使用同步逻辑，工作频率的控制不应采用“时钟分频”，而应使用“时钟使能”，并尽量让所有模块使用同一个时钟。,为了产生,10kHz,，,20kHz100kHz,的使能信号，可采用一个模可设置的计数器对时钟计数，进位输出即为使能。,3,典型方案,3.1 m,序列的产生,数据率控制,Verilog,描述,如果时钟,50MHz,，计数产生,10kHz,使能需要,ceil(log,2,(50M/10k)=13,位。,其中,en1,和,en2,恰好错开,180,相位，其“或”为两倍频使能，用于后续产生曼码。,module datarate_ctrl,(input clk,input 12:0 div,output en1,output en2,);,reg 12:0 cnt;,always(posedge clk)begin,if(cnt div-1b1),cnt=cnt+1b1;,else,cnt 1)-1b1);,endmodule,使能频率,(Hz),计数模,(Hex),实际频率,(Hz),误差,10k,1388,10000.0,0.00%,20k,9C4,20000.0,0.00%,30k,683,29994.0,-0.02%,40k,4E2,40000.0,0.00%,50k,3E8,50000.0,0.00%,60k,341,60024.0,0.04%,70k,2CA,70028.0,0.04%,80k,271,80000.0,0.00%,90k,22C,89928.1,-0.08%,100k,1F4,100000.0,0.00%,3,典型方案,3.1 m,序列的产生,LFSR,Verilog,描述,对位宽和多项式参数化，数据和伪噪声用同一模块。,module lfsr,#(parameter W=8,parameter POLY=9h11D),(input clk,input arst,input en,output out,);,reg W-1:0 sreg;,assign out=sreg0;,always(posedge clk or posedge arst)begin,if(arst)sreg 1)(POLY 1);,else sreg 1;,end,end,end,endmodule,lfsr#(8,9h11D),data_lfsr(clk,arst,en1,data_seq);,lfsr#(12,13h1033),data_lfsr(clk,arst,en1,noise_seq);,3,典型方案,3.1 m,序列的产生,TTL,电平和幅度控制,根据前面所述，希望,TTL,输出高电平接近上限,5V,，可采用,5V,供电的,74HCT244,作缓冲输出，其输入高电平仅要求,2V,以上，可接受,FPGA,的输出，而输出可以很接近电源轨。,74HCT244,输出后经过电位器控制衰减后在经过运放电压跟随。,3,典型方案,3.2,曼彻斯特编码,编码的实现,VerilogHDL,描述,其中“,ck,”模拟原码的同步时钟,module man_coder,(input clk,input en1,input en2,input in,output reg out,);,reg ck;,always(posedge clk)begin,if(en1)ck=1b0;,else if(en2)ck=1b1;,end,always(posedge clk)begin,out=in ck;,end,endmodule,3,典型方案,3.2,曼彻斯特编码,同步问题,有参赛队没有使用“使能”做码率控制，而采用时钟分频方式,使用分频之后的时钟驱动曼码生成，使用原码的时钟与原码相异或，而原码的时钟和原码的跳沿不可能严格对齐，因而出现竞争冒险；,为了避免出现竞争冒险的毛刺，可使用“,clk_2x”,（两倍时钟，曼码的同步时钟）将输出再同步一次，而且这个,clk_2x,时钟的相位要求严格；,但这样造成了曼码输出延迟了一个或半个周期（取决于两倍时钟的相位），原则上这没有问题，但在测试时会给专家们识别比对造成麻烦。,module man_coder,(input clk,input in,output out);,assing out=in clk;,endmodule,module man_coder,(input clk,input clk_2x,input in,output reg out);,always(posedge clk_2x),out=in clk;,endmodule,3,典型方案,3.3,滤波器,运放方案,可采用,Filter Solution,，,TI-TINA,等软件设计滤波器；,运放可采用,TL081(082,084),等常见运放芯片，其带宽增益积,3MHz,，满足这里的滤波器要求。,最大增益时输出信号电压,0V20V,，因一般运放最大供电电压约,30V,，可采用同相滤波放大配合不对称电源供电,(25V,-5V),；,如果要在滤波同时做放大，不宜做反相放大，否则电源供电难于处理。,3,典型方案,3.3,滤波器,运放方案,100kHz,滤波器,增益，,-3dB,截止频率约，增益峰。,用,TL082,模型仿真得到的,RC,参数与用理想运放模型得到的,RC,参数有一定出入。,实际制作时还需根据测试结果进行微调。,3,典型方案,3.3,滤波器,运放方案,200kHz,滤波器,增益，,-3dB,截止频率约，增益峰。,用,TL082,模型仿真得到的,RC,参数与用理想运放模型得到的,RC,参数有一定出入。,实际制作时还需根据测试结果进行微调。,3,典型方案,3.3,滤波器,运放方案,500kHz,滤波器,增益，,-3dB,截止频率约，增益峰。,在,500kHz,时，用,TL082,模型仿真得到的,RC,参数与用理想运放模型得到的,RC,参数出入很大。,实际制作时还需要根据测试结果进行微调。,3,典型方案,3.3,滤波器,专用芯片方案,例如,LT1562-2,和,LT1568,外部仅需使用电阻配置截止频率；,LT1562-2,，四个,2,阶单元，可配置为两个,4,阶滤波器，,20kHz300kHz,；,LT1568,，两个,2,阶单元，可配置为一个,4,阶滤波器，,200kHz5MHz,；,但是它们的供电电压最大为双,5V,，不能提供增益，若用于此题，必须另外在后级做,4,倍增益。,3,典型方案,3.3,滤波器,增益控制,如果滤波器上做了,4,倍增益，后级可用电位器衰减和电压跟随。,如果滤波器未做,4,倍增益，后级可用电位器衰减和,4,倍同相放大。,3,典型方案,3.4,同步信号提取,数字锁相环方案,采用寄存器鉴频鉴相器的数字锁相环方案经过仿真验证证明可行，但在我校参赛队中无人采用。,在数字锁相环方案中，鉴频鉴相器输入和同步信号输出均为使能脉冲形式，即为单周期高电平。,因原码码率,=4/3,曼码“频率”，为得到曼码的同步脉冲，应将曼码“频率”作“,8/3,”倍频。,3,典型方案,3.4,同步信号提取,数字锁相环方案,鉴频鉴相部分的,Verilog,描述,其中,in_pulse,由曼码的上跳沿转换而来,module dual_ff_pfd,(input clk,input in_pulse,input ref_pulse,output reg faster,output reg slower,);,always(posedge clk)begin,if(in_pulse&ref_pulse)begin,faster=1b0;,slower=1b0;end,else if(in_pulse&slower|ref_pulse&faster)begin,faster=1b0;,slower=1b0;end,else if(in_pulse)begin,faster=1b1;,slower=1b0;end,else if(ref_pulse)begin,faster=1b0;,slower=1b1;end,end,endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,环路滤波计数器部分的,Verilog,描述,其输出为将送给,NCO,的频率控制字，与输出脉冲频率成正比。,参数,ACC,为计数器的步进值，控制环路滤波的时间常数，在,ACC=4,的时候，整个,PLL,从输出脉冲频率,0,到跟踪到,200kbps,的曼码码率，大约需要,200ms,。,module loop_filter,#(parameter ACC=1),(input clk,input faster,input slower,output reg 31:0 out,);,initial begin,out=32d0;,end,always(posedge clk)begin,if(faster&slower),out=out+ACC;,else if(faster&slower),out=out-ACC;,end,endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,NCO,部分的,Verilog,描述,类似于,DDS,相位累加的方式，,32,位计数器循环累加，过零时输出脉冲。,累加的步进值决定了输出频率，,f,out,=50MHz*,步进,/2,32,。,module digi_vco,(input clk,input 31:0 vin,output pulse,);,reg 31:0 cnt;,initial begin,cnt=1b0;,end,always(posedge clk)begin,cnt cnt+vin);,endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,分频器的,Verilog,描述,对使能脉冲的频率进行分频,module pulse_freq_div,#(parameter DIV=4),(input clk,input in_pulse,output out_pulse,);,reg 7:0 cnt;,initial begin,cnt=1b0;,end,always(posedge clk)begin,if(in_pulse)begin,if(cnt DIV-1b1),cnt=cnt+1b1;,else,cnt=1b0;,end,end,assign out_pulse=(cnt=1b0),endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,整体,module digital_pll,#(parameter MUL=8,parameter DIV=3,parameter ACC=1),(input clk,input in_pulse,output out_pulse,output 31:0 vco_vctrl);,wire vco_out_pulse;,wire pfd_ref_pulse;,pulse_freq_div#(.DIV(MUL)inst_vco_out_div,(.clk(clk),.in_pulse(vco_out_pulse),.out_pulse(pfd_ref_pulse);,pulse_freq_div#(.DIV(DIV)inst_output_div,(.clk(clk),.in_pulse(vco_out_pulse),.out_pulse(out_pulse);,wire faster,slower;,dual_ff_pfd inst_pfd,(.clk(clk),.in_pulse(in_pulse),.ref_pulse(pfd_ref_pulse),.faster(faster),.slower(slower);,loop_filter#(.ACC(ACC)inst_loop_fiter,(.clk(clk),.faster(faster),.slower(slower),.out(vco_vctrl);,digi_vco inst_vco,(.clk(clk),.vin(vco_vctrl),.pulse(vco_out_pulse);,endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,相位问题,虽然曼码的“频率”在长期是稳定的，但是在一两个码元周期内上跳沿的相位变化非常大，导致恢复的时钟输出也有一定的相位抖动。,为了解决这个问题，改进的方案使用另外一个,NCO,产生同步脉冲，该,NCO,与原,PLL,中的,NCO,的步进控制字一致，模为,3,倍（对应于原,NCO,的三分频输出），但在每个码元的合适上跳沿（与自己的计数相位差不大时，即计数值在,0,附近时），相位清零。,而实际输出的同步脉冲，在计数中值输出，使得输出位于码元中央。,module digi_vco_srst,(input clk,input srst,input 31:0 vin,output pulse);,reg 33:0 cnt,last_cnt;initial begin cnt=1b0;end,always(posedge clk)begin,last_cnt=cnt;,if(srst)cnt=1b0;,else begin,if(cnt+vin 34h3_0000_0000)cnt=cnt+vin;,else cnt=cnt+vin-34h3_0000_0000;end end,assign pulse=(last_cnt33:31=3b011);,endmodule,3,典型方案,3.4,同步信号提取,数字锁相环方案,整体仿真结果,0150ms,3,典型方案,3.4,同步信号提取,数字锁相环方案,整体仿真结果,250ms,处的细节,3,典型方案,3.4,同步信号提取,测周方案,直接短时测周,/,测频方案是我校参赛队中采用最广泛的方案，三支全国一等奖参赛队均采用直接测周或测频的方案,方案思路简单，代码简单,3,典型方案,3.4,同步信号提取,测周方案,测周模块,测周模块用于测量（计数）短时（如,100ms,）内曼码的两个间隔最大的相邻跳沿（上或下）间的时间，这个时间即为曼码码元周期的两倍。,module max_period_mea,(input clk,input code_edge,output reg 15:0 period);,reg 15:0 cnt,p_temp;reg 23:0 cnt_for_100ms;,initial begin cnt=1b0;p_temp=1b0;,cnt_for_100ms=1b0;period=1b0;end,wire en_100ms=(cnt_for_100ms=1b0);,always(posedge clk)begin,if(cnt_for_100ms 24d4999999),cnt_for_100ms=cnt_for_100ms+1b1;,else cnt_for_100ms=1b0;end,always(posedge clk)begin,if(code_edge)cnt=1b0;,else cnt=cnt+1b1;end,always(posedge clk)begin,if(en_100ms)begin,p_temp=1b0;period p_temp)p_temp (prd-(prd 2)&cnt 2),cnt=1b0;end,else begin,if(cnt prd-1b1)cnt=cnt+1b1;,else cnt 2)|cnt=(prd 2);,endmodule,3,典型方案,3.4,同步信号提取,测周方案,整体仿真结果,100ms,附近，第一次测周完成,3,典型方案,3.4,同步信号提取,其它思路,FFT,测频，直接对被噪声干扰的曼彻斯特编码进行频谱分析，对频谱进行滑动平均滤波，求得频谱包络，根据包络的峰值或谷值确定码率；得到同步信号频率后，再用与前面类似的方法同步相位。,充分利用题目已知条件，因曼码率是固定的,11,种整,20kbps,，各种测频,/,测周方法不必测准，大致测得后可直接按最接近整,20kHz,输出频率，而再跟据码的跳沿校正相位（晶振频率误差数十,ppm,）。,自相关法，使用高速,AD,（,10Msps,）采集包含噪声的信号，连续采集两段长为,255,个码元周期的信号，作相关；依次假定,11,种码元周期，找到最大值，即可求得码率；要求数据缓存量很大。,充分利用题目条件的方式，受到部分测评专家的质疑。,3,典型方案,3.5,眼幅度测量,使用高速,AD,AD9280,，,AD9281,，,ADC1173/5,，,ADS930,，,TLC5510,等,8,位,ADC,采集经交流耦合的信号。,使用,FPGA,驱动,ADC,，并在同步信号（位于码元中央）到来时采集数十个值，存入,FIFO,，使用,MCU,（或,FPGA,外部，或,FPGA,内部的软核，如,Nios2,、,MicroBlaze,）读入存储，多次采集后保留一组大于零的值、一组小于零的值，分别找出其中的最小值和最大值，求其差。,使用状态机控制,FIFO,的写信号,wrreq,。,MCU,送来的采集命令（,start,）和读信号均被同步到,FPGA,的工作时钟，变为单周期使能。,3,典型方案,3.5,眼幅度测量,FIFO,读写控制,AD_Ctrl,为主控状态机,MCU,送来的,start,（开始采集）信号触发状态机进入等待码元同步信号的状态，码元同步信号到来后，状态机根据,AD,时钟频率向,FIFO,输出单周期,wrreq,信号，,FIFO,被写入数据，直到,FIFO,的,full,信号变高，状态机恢复初态，状态机还向,MCU,提供,busy,指示。,4,题目和测试中的问题,题目的“笔误”,伪随机信号发生器中“,f,2,(x)=1+x+x,4,+x,5,+x,12,”不是一个本原多项式，由它生成的不是,m,序列，序列长度仅为,819,。其中的,x,5,应为,x,6,。,评测中遇到的问题,解题与条件,题目中明确给出的,11,个频率点能否当做已知条件。很多参赛队在恢复时钟前使用滤波器滤除了信号频带以外的噪声，提高了信噪比，即使在噪声很大致使眼已闭合时仍能恢复出准确的时钟。这一点在湖北省测评时遭到了部分专家的质疑，他们认为：“作为一个仪器，你不能知道被测信号的频率”或“眼已闭合，没有意义”,恢复的同步信号的频率,发挥部分使用曼彻斯特编码，码率增倍，部分参赛队恢复出的同步信号（时钟）频率为,20kHz,、,40kHz200kHz,，应没有问题，但在湖北省测试时，有参赛队被质疑。,实际低通滤波器的等效噪声带宽与其截止频率是不同的，但它们有一定的关系，计算滤波器对噪声功率的衰减需要依据其等效噪声带宽。,1 一些概念1.,(input clk,input code_edge,output reg 15:0 period);,output en1,有参赛队没有使用“使能”做码率控制，而采用时钟分频方式,reg 31:0 cnt;,2 题目解析2.,3 典型方案3.,检测一小段时间内曼码的最大/最小跳沿间隔（码元周期/周期的一半），让计数器以此为模循环计数，并在合适地跳沿出现时清零。,而实际输出的同步脉冲，在计数中值输出，使得输出位于码元中央。,使用FPGA驱动ADC，并在同步信号（位于码元中央）到来时采集数十个值，存入FIFO，使用MCU（或FPGA外部，或FPGA内部的软核，如Nios2、MicroBlaze）读入存储，多次采集后保留一组大于零的值、一组小于零的值，分别找出其中的最小值和最大值，求其差。,用数字方案较合适，一般可交流耦合后，用高速AD（或短采样时间的AD）采集码元中央附近的多个瞬时电压，然后找到最小正值和最大负值做差。,伪随机信号发生器中“f2(x)=1+x+x4+x5+x12”不是一个本原多项式，由它生成的不是m序列，序列长度仅为819。,data_lfsr(clk,arst,en1,noise_seq);,可采用Filter Solution，TI-TINA等软件设计滤波器；,slower=1b0;end,输出同步信号频率增加。,运放可采用TL081(082,084)等常见运放芯片，其带宽增益积3MHz，满足这里的滤波器要求。,4,题目和测试中的问题,评测中遇到的问题,滤波器的过渡带,使用,12dB/oct,代替,40dB/dec,测量滤波器的过渡带滚降？,滤波器的带内增益和增益波动,湖北省测试中，有专家将带内增益峰值认定为带内增益，并以此减去,3dB,测量截止频率，这样并不妥当。题目没有明确要求滤波器的带内波动，那么带内有波动的滤波器的带内增益如何认定？,仪器的输入阻抗,部分参赛队制作的滤波器并没有较低的输出阻抗，并不能驱动,50ohm,输入阻抗的扫频仪，使用这类扫频仪测量滤波器的频率响应不正确。,感谢各位老师和领导！,期待与您交流！,