全定制DSP指令subc的设计与实现.ppt

,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,*,国防科技大学计算机学院,1,VLSI,实验演示,SUBC,的全定制设计,姓名：殷富有,学号：,GS12062448,2,主要,内容,Subc,的功能,总体设计结构,电路图设计,-,加法器,电路图设计,-,数据选择器,功能验证,时序分析,版图设计,3,Subc,功能,Description:,subtract,src2 from src1.If result is greater than or equal to zero,left shift result and add 1 to it.Place the result in dst.This step is commonly used in division.,4,Subc,功能,Execution,:,if(cond,),if(src1-src2,=0),(,src1-src2)1)+1,dst,else,src11,dst,else,nop,5,Subc,功能,Example:,6,总体设计结构,7,总体设计结构描述,SUBC,指令的实现需要用到加法器和数据选择器，通过两个操作数相加得到的最高位判断选择哪个数据，若,(src1-src2),的最高位为,0,，则选,(src1-src2),的低,31,位连接到,dst31:1,(src1-src2),的最高位取反连接到,dst0,；否则，选,src1,的低,31,位连接到,dst31:1,(src1-src2),的最高位取反连接到,dst0,，这样可以巧妙的隐含了移位、加,1,操作。当,cond,为,1,时执行操作，否则，执行空操作。,8,电路图设计,-,加法器,加法器设计原理：,设一个,n,位的加法器的第,i,位输入为,a,i,、,b,i,、,c,i,，输出,s,i,和,c,i+1,，,其中,c,i,是低位来的进位，,c,i+1,（,i=n-1,，,n-2,，,，,1,，,0,）是向高位的进位，,c,0,是整个加法器的进位输入，而,c,n,是整个加法器的进位输出。,9,电路图设计,-,加法器（续）,则,si,=ai,bi,ci,式,(,2-1),ci+1,=ai,bi+ci,（,ai,bi,）,式,（,2-2,）,令：,gi=ai,bi,式,(2-3),pi,=ai,bi,式,(2-4),则,：,ci+1,=gi+ci,pi,式,(2-5),10,电路图设计,-,加法器（续）,原理图,11,电路图设计,-,数据选择器,选择器设计原理：,数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷,开关,，其示意图如下,：,12,电路图设计,-,数据选择器（续）,二选一选择器原理图：,13,验证流程：,功能验证,14,功能验证(续),32,位加法器验证：,15,功能验证(续),32,位数据选择器：,16,功能验证（续）,最终,subc,指令验证,17,时序分析,步骤：,(a),先用前面验证过程编写的激励在,NC-verilog,中运行，产生,subc.vcd,文件；,(b),利用前面所做实验的方法生成,subc.vec,文件；,(c),修改好相关配置文件，在,nanosim,环境下运行,run_nanosim,生成,subc.fsdb,文件；,(d),在终端运行,cscope,，打开,cscope,波形查看工具，分别添加,subc.vcd,和,subc.fsdb,文件，对比波形，做时延分析等；,18,版图设计,层次化设计版图，首先调用标准单元（,inv,、,or,等），再由标准单元构成,4,位,add,16,位,add,32,位,add,及,1,位选择器,32,位选择,器,，,最后构成,Subc,版图,；并且每个子模块都要求,DRC,和,LVS,通过。,19,Add32,版图,20,32,位二选一数据选择器版图,21,Subc,版图,22,Subc,版图,lvs,结果,23,演示完毕,谢谢！,