VLSI设计课件一VLSI概述.pptx

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2011/11/15,#,P,1,第,1,章,VLSI,概述,1.1,晶体管与集成电路的发展,1.2,摩尔定律,(More,s law),1.3 EDA,技术的发展,1.4 IC,产业的分工,1.5 VLSI,设计方法学,1.6,深亚微米技术的挑战,P,2,1.1,晶体管与集成电路的发展,1.1.1,半导体集成电路的出现与发展,1.1.2,集成电路基本概念,1.1.3,集成电路发展的特点,P,3,1947,1948,年：贝尔实验室公布了世界上第一只晶体三极管（点接触）,“20,世纪最伟大发明”，标志电子管向晶体管过渡，从此电路进入,晶体管时代,。,1947,年贝尔（,Bell,）实验室的,肖克莱、,沃尔特,布拉登和约翰,巴尔用几条金属箔片、一块半导体材料和一个纸架构成的一个模型：具有,传导,、,放大和开关电流,的作用。称之为“点接晶体管放大器”。,（,1956,年美国贝尔实验室三人获诺贝尔奖）,1.1.1,半导体集成电路的出现与发展,图,11,“,点接晶体管放大器”,P,4,1948,年，威廉,肖克,莱（,William Shockley)“,晶体管之父”，提出结型晶体管的想法；,1951,年，威廉,肖克,莱,领导的研究小组成功研制出第一个可靠的单晶锗,NPN,结型晶体管；（温度特性差、提纯度差、表面防护能力差,(,稳定性差）,1952,年，英国皇家雷达研究所的达默第一次提出“集成电路”的设想；,1958,年美国德克萨斯仪器公司基尔比为首的小组研制出世界上第一块集成电路了双极性晶体管（由,12,个器件组成的相移振荡和触发器集成电路），并于,1959,年公布,这就是世界上最早的集成电路，是现代集成电路的雏形或先驱；（基尔比于,2000,年获得诺贝尔物理学奖）,1960,年成功制造出,MOS,管集成电路（硅基）；,1965,年戈登,摩尔发表预测未来集成电路发展趋势的文章，就是“摩尔定律”的前身；,1968,年,Intel,公司诞生；,1971,年，,INTEL,公司推出,1024,位（,1k,）,DRAM,，标志着大规模集成电路出现；,1978,年，,64kbit RAM,的出现，标志着集成电路进入超大规模时代。,P,5,集成电路的发展除了物理原理外还得益于许多新工艺的发明：,50,年美国人奥尔和肖克莱发明的,离子注入工艺,；,56,年美国人富勒发明的,扩散工艺,；,60,年卢尔和克里斯坦森发明的,外延生长工艺,；,60,年,kang,和,Atalla,研制出第一个,硅,MOS,管,；,70,年斯皮勒和卡斯特兰尼发明的,光刻工艺,，使晶体管从,点,接触结构向平,面,结构过渡并给集成电路工艺提供了基本的技术支持。因此，从,70,年代开始，第一代集成电路才开始发展并迅速成熟。,P,6,集成电路规模的发展,：,SSI,（,Small Scale):1958,年制造出包含,12,个晶体管,的小规模集成电路（基本的“与非”或“非门”电路）；,MSI:1966,年发展到集成度为,100,1000,个晶体管,的中规模集成电路,(,计数器、译码器）；,LSI:1967-1973,年，研制出,1000,个,10,万个晶体管,的大规模集成电路（,16,位处理器，,Motoral M68000(7,万个晶体管,),，,Intel 80286(12.5,万个晶体管,),）；,VLSI:1977,年研制出在,30,平方毫米的硅晶片上集成,15,万个晶体管,的超大规模集成电路，这是电子技术的第四次重大突破，从此真正迈入了微电子时代（,32,位处理器，,80486,超过,100,万个晶体管,）；,ULSI(Ultra Large-Scale Integration),，,1993,年随着集成了,1000,万个晶体管,的,16M FLASH,和,256M DRAM,的研制成功，进入了特大规模集成电路时代（,SOC/SOPC,系统）；,GSI,（,Giga Scale Integration,）,1994,年由于集成,1,亿个元件,的,1G DRAM,的研制成功，进入巨大规模集成电路时代（,Intel Pentium 4E,，内部集成一亿两 千五百万个晶体管）。,P,7,1.1.2,集成电路基本概念,形状,:,一般为正方形或矩形。,面积,:,几平方毫米到几百平方毫米。面积增大引起功耗增大、封装困难、成品率下降，成本提高，可通过增大硅园片直径来弥补。,集成度，规模,:,包含的晶体管数目或等效逻辑门的数量。,(1,个,2,输入的,NAND=4,个晶体管）,特征尺寸：,集成电路器件中最细线条的宽度，对,MOS,器件常指栅极所决定的沟道几何长度（,），是一条工艺线中能加工的最小尺寸；,反映了集成电路版图图形的精细程度，特征尺寸的减少主要取决于光刻技术的改进（光刻最小特征尺寸与曝光所用波长）。,硅园片直径：考虑到集成电路的流片成品率和生产成本，每个硅园片上的管芯数保持在,300,个左右。（,inch),P,8,封装,(Package),：,把,IC,管芯放入管壳,(,金属、陶瓷和塑料）内密封，使管芯与外部系统建立可靠连接、保证信号完整性而能长期可靠工作。,散热：保证在允许的温度下正常工作；,恶劣环境：化学介质、辐射、振动保护；,标准化：使芯片应用到不同尺度的基板上，标准的引脚间距方便测试。,注意：,封装与互连不会增强信号，而只会减弱信号强度；,封装不会改进芯片的性能，只会限制系统性能。,封装类型,(,总体）：,从扦孔形（,THP,）向表面按装形式（,SMP,）发展，到现在的,MCM,(Multi-Chip Module,）多芯片组件封装。,THP,：,以电性能和热性能优良、可靠性高等特点而得到广泛应用（,DIP,）；,SMP,：,优点是无需镀金属通孔节省空间、提高性能和降低成本，而且它还可以直接将管芯按装在印制版电路板的两面，使电路板的费用降低,60%,；（,QFP,：,Quad Flat Package,，,TQFP,：,Thin QFP,）；,MCM,：,可以说是面向部件的或者说是面向系统或整机的，是在高密度多层互联基板上将多个裸芯片组装构成功能电路板。,MCM,技术集先进印刷电路板技术、先进混合集成电路技术、先进表面安装技术、半导体集成电路技术于一体，是典型的垂直集成技术。（三种形式：,基于,PCB,的,MCM,、,基于陶瓷和玻璃的,MCM,及,基于硅或介质材料淀积布线的,MCM,）。,P,9,封装的常见类型（具体）,DIP,封装,70,年代流行双列直插封装，绝大多数中小规模集成电路均采用这种封装形式，其引脚数一般不超过,100,个。,PGA,封装,(Pin Grid Array Package),在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列安装时，将芯片插入专门的,PGA,插座。,SMP,封装,80,年代出现了芯片载体的表面封装形式，其中主要有陶瓷无引线芯片载体,LCCC(LeadlessCeramicChipCarrier),、塑料有引线芯片载体,PLCC(PlasticLeadedChipCarrier),、小尺寸外廓封装,SOP(SmallOutlinePackage),、塑料四边引出扁平封装,PQFP(PlasticQuadFlatPackage),。,BGA,封装,(BallGridArrayPackage),球栅阵列封装，是高密度的,SM,封装技术。,90,年代随着集成技术的进步、设备的改进和深亚微米技术的使用，,LSI,、,VLSI,、,ULSI,相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，,I/O,引脚数急剧增加，功耗也随之增大。,P,10,DIP,：双列直插封装（,60,70,年代）,FP(Flat Package):,扁平封装,PLCC,：塑料有引线芯片载体,封装,LCC,：有引线芯片载体,封装,BGA:,球栅阵列封装（,90,年代初）,QFP:,四边引出扁平封装（,80,年代）,CPGA(Ceramic Pin Grid Array):,陶瓷基板,PGA,P,11,制造工艺,双极型,Bipolar,工艺,：最早采用的工艺，多数使用,TTL,（,Transistor-Transistor Logic,）或,ECL,（,Emitter-Coupled Logic,），耐压高、速度快，通常用于功率电子、汽车、电话电路与模拟电路；,CMOS,工艺,：,Complememtary MOS,，铝栅晶体管被多晶硅栅所替代，更易于实现,n,沟道,MOS,和,p,沟道,MOS,两种类型的晶体管，即同一集成电路硅片上实现互补,MOS,工艺。生产工艺更简单，器件面积更小。它的晶体管密度大，功耗小。比双极型集成电路要偏宜，半导体产业的投资和集成电路市场的发展倾向于,MOS,电路；,BiCMOS,工艺,：双极型,Bipolar,和,CMOS,两种工艺的结合。管芯中大部分采用,CMOS,，外围接口采用双极型,Bipolar,，做到功耗低、密度大，电路输出驱动电流大。,P,12,特征尺寸,越来越小,(2000K),时钟速度,越来越高,(500MHz),电源电压单位功耗,越来越低,(9,层,),I/0,引脚,越来越多,(1200),功耗,越来越大,1.1.3,集成电路发展的特点,P,13,表,1-1,集成电路特征参数的进展情况,P,14,特征尺寸,P,15,单个芯片上的晶体管数,P,16,芯片面积,P,17,电源电压,P,18,金属布线层数,P,19,时钟频率,P,20,图,1-2,各阶段集成电路产品,P,21,1.2,摩尔定律（,Moore,s Law,）,1960,年，美国,Intel,公司,Gordon Moore,预言集成电路的发展遵循,指数,规律,(IT,行业神话），人们称之为,”,摩尔定律”。,其主要内容如下：,（原内容：每,18,个月，相同面积大小的芯片内，晶体管数量即集成度会增加一倍）,(1),集成电路最小特征尺寸以每,3,年减小约,70%,的速度下降；,(2),芯片面积不断增大，约每代产品增大,1.4,倍，价格每两年下降一半；,(3),至今日，集成电路的发展仍遵循摩尔定律，这种规律至少在,50,年内是正确的,(,从,1965,年开始,),。,戈登,摩尔：,1929,年出生在美国加州的旧金山。曾获得加州大学伯克利分校的化学学士学位，并且在加州理工大学（,CIT,）获得物理和化学两个博士学位。,50,年代中期他和集成电路的发明者罗伯特,诺伊斯（,Robert Noyce,）一起，在威廉,肖克利半导体公司工作。后来，诺伊斯和摩尔等,8,人集体辞职创办了半导体工业史上有名的仙童半导体公司（,Fairchild,Semiconductor,）。仙童成为现在的,Intel,和,AMD,之父。,P,22,表,1-2,集成电路不同发展阶段的特征参数主要特征,主要特征,SSI,MSI,（,1966,）,LSI,（,1971,）,VLSI,（,1980,）,ULSI,（,1990,）,GSI,（,1990,),元件数,/,片,109,特征线宽,m,5,10,3,5,1,3,120,100,40,15,10,15,2,1.2,2,0.5,1.2,0.2,0.5,0.1,0.2,0.1,硅片直径,Inch,（,mm),2,(50),2,3,（,50,75,）,4,5,（,100,125,）,6,(150),8,(200),12,(300),P,23,图,1-3,集成电路集成度和特征尺寸的发展曲线,P,24,Intel,公司,CPU,发展概况,图,1-4 CPU,的发展概况,集成度：,2x growth in 1.96 Year,Die size:14%growth one Year,Memory:4x growth every 3 Years,CLK:2x growth every 2 year,P,25,Intel,第一块,CPU 4004,4,位处理器,主频,108kHz,运算速度,0.06MIPs(Mill,-ion Instructions Per Second,每秒百万条指令,),集成晶体管,2,300,个,10,微米制造工艺,最大寻址内存,640 bytes,生产日期,1971,年,11,月。,图,1-5 Intel 4004,处理器,P,26,图,1-6 Intel Pentium Pro,处理器,64,位处理器,主频,133/150/166/180/200MHZ,总线频率,66MHZ,运算速度达到,300,440MIPs,集成晶体管,5.5M,个,1,微米制造工艺,387,针,Socket8,接口,最大寻址内存,64GB,缓存,16/256kB,1MB,生产日期,1995,年,11,月,.,P,27,Pentium 4(Willamette,核心,423,针,),主频,1.3G,1.7G,FSB400MHZ,0.18,微米制造工艺,Socket423,接口,二级缓存,256K,生产日期,2000,年,11,月。,Pentium 4(478,针,),至今分为三种核心,:Willamette,核心,(,主频,1.5G,起,FSB,400MHZ,0.18,微米制造工艺,),Northwood,核心,(,主频,1.6G,3.0G,FSB533MHZ,0.13,微米制造工艺,二级缓存,512K,Prescott,核心,(,主频,2.8G,起,FSB800MHZ,0.09,微米制造工艺,1M,二级缓存,13,条全新指令集,SSE3),生产日期,2001,年,7,月。,图,1 7 Intel Pentium4,处理器,P,28,图,1-8 AMD,四核,Barcelona,AMD,公司,CPU,Barcelona,是,AMD,第一款四核处理器,基于,65nm,工艺技术。和,Intel Kentsfield,四核不同的是，,Barcelona,并不是将两个双核封装在一起，而是真正的单芯片四核心。,其需要,11,层金属层，而,K8,只需要,9,层。在同工艺情况下,Barcelona,相比,Intel,处理器需要更多的金属层，这意味着量产的复杂程度也更高。,拥有四个核心和,2MB,三级缓存，,Barcelona,的晶体管数量达到,4.63,亿个，相比,Intel,四核,Kentsfield,的,5.82,亿还是要少,1.19,亿。这,1.19,亿晶体管主要来自于缓存方面：每一个,Barcelona,核心拥有,128KB L1,缓存和,512KB L2,缓存，四个核心共享,2MB L3,缓存，那么芯片上总缓存容量为,4.5MB,。而,Intel Kentsfield,中每一个核心配备了,64KB L1,缓存，两个核心共享,4MB L2,缓存，总缓存容量为,8.25MB,，比,Barcelona,高出,80%,，体现在晶体管数量上有,25.6%,的增加。,P,29,CPU,发展趋势,多核心,更小的布线宽度和更多的晶体管,更高的总线速度，更大的二级缓存,Cache,（制造成本很高）,图,1-9 Intel Core Yonah 65nm,核心处理器,P,30,1.3 EDA,技术的发展,1.3.1 EDA,的含义,1.3.2 EDA,技术发展的三个阶段,1.3.3 EDA,技术的特点及发展方向,1.3.4,常用,EDA,工具,P,31,Electronic Design Automation,：,电子设计自动化,。,它的发展是以计算机科学、微电子技术的发展为基础的，并融,合了应用电子技术、智能技术以及计算机图形学、拓扑学、计,算数学等众多学科的最新成果发展起来的。简单的说，,EDA,就是,立足于,计算机工作平台,而开发出来的一整套先进的设计电子系,统的,软件,。熟练地掌握,EDA,技术，可以大大提高工作效率。,1.3.1 EDA,的含义,P,32,1.3.2 EDA,技术发展的三个阶段,行为,行为综合,功能,逻辑综合,90,年代高层次设计自动化,逻辑,布局布线,80,年代计算机辅助工程,版图,图形生成,掩模,70,年代计算机辅助设计,图,1-10 EDA,技术的发展阶段,CAD,CAE,EDA,(ESDA),SOC,(,基于平台和,IP,复用技术）,(VDSM+SOC),P,33,CAD,（,Computer Aided Design,）阶段,CAD,阶段：是,EDA,技术发展的早期阶段。,原因：计算机的功能比较有限,(16,位,),，还没有普,及；电子设计软件功能比较弱。,用途：对设计的电路的性能进行一些模拟和预测；,完成,PCB,板的布局布线及简单的版图绘制。,CAE,（,Computer Aided Engineering,）阶段,CAE,阶段：集成电路规模扩大，电子系统设计逐步复杂使,得,CAD,工具逐步完善和发展，尤其是设计方法学、,设计工具集成化。,特点：单点设计工具和单元库逐渐完善，开始有许多,单点工具集成在一起，工作效率大大提高。,P,34,EDA,（,Electronic Design Automation,）阶段,电子设计的要求：,工艺进入深亚微米；芯片规模达到上百万、上千万甚,至上亿个晶体管；芯片的工作速度达到,Gbps(GHz/s),级。,EDA辅助设计层次：,系统级、逻辑级、门级和物理实现级。,EDA设计涉及的电子电路设计领域：,低频电路、高频电路设计；,线性电路、非线性电路设计；,模拟电路、数字电路、混合电路设计；,ASIC,设计、,PCB,板设计、,FPGA,开发；,综合、模拟仿真；,模块设计、系统级设计；,P,35,系统级设计,混合电路设计,综合与仿真,数字电路设计,模拟电路设计,PCB,板设计,版图设计,高速电路设计,EDA,工具,PLD,开发,图,1-11 EDA,技术的主要应用范畴,P,36,IC,设计从,CAD,到,EDA,的突破,用硬件描述语言作为设计输入,HDL,语言能够实现从抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行模拟验证，保证设计过程的正确性。可以大大降低设计成本，缩短设计周期。,库（,Library,）的引入,EDA,工具之所以能够完成各种自动设计过程，关键是有各类库的支持。如逻辑模拟时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。这些库都是,EDA,设计公司与半导体生产厂商紧密合作，共同开发的。,P,37,1.3.3 EDA,技术的特点及发展方向,EDA,技术特点：,(1),高层次综合与优化,目的：,更好的支持自顶向下的设计方法。,(2),采用硬件描述语言进行设计（,VHDL,，,Verilog HDL),特点：,语言的公开可利用性；,设计与工艺的无关性；,宽范围的描述能力；,便于组织大规模系统设计；,便于设计复用、保存和修改；,更适合描述大规模数字系统；,在比较抽象的层次上对所设计的系统结构和逻辑功能进行描述。,P,38,(3),开放性和标准化,现代,EDA,工具普遍采用标准化和开放性框架结构，任何一个,EDA,系统,只要建立符合标准化和开放性框架结构，就可以接纳其他厂商的,EDA,工具一起进行设计，实现,EDA,工具间组合和资源共享。,(4)IP,模块的设计和可重复利用,EDA,技术发展方向：,(1),智能化更高、功能更强、高层次综合；,(2),支持软、硬协同设计（系统级设计）；,(3)EDA,技术将随着微电子技术、计算机技术不断发展。,P,39,1.3.4,常用,EDA,工具,排名,公司名,称,1999,2000,2001,2001/2000,增长,率,2001,年,市场占有,率,1,Cadence,523.4,634.9,838.8,32.1%,31.2%,2,Synopsys,491.7,415.4,332.9,-,19.9%,12.4%,3,Mentor Graphics,327.8,348.9,329.8,-,5.5%,12.3%,4,Avant!,220.3,222.3,241.3,8.6%,9.0%,5,Agilent,50.9,66.2,80.0,20.9%,3.0%,全球,EDA,市场总计,2,274.4,2,497.3,2,686.3,7.6%,100%,目前全球,EDA,软件由,Cadence,、,Synopsys,、,Mentor,三大厂商主导的局面，短时间内很难改变。其中，,Cadence,强项为,IC,版图设计和,PCB,设计；,Synopsys,强项为逻辑综合；,Mentor,强项为,PCB,设计和深亚微米,IC,设计验证和测试。,P,40,EDA,工具分类,EDA,工具分类,使用目的,使用平台,器件属性,设计流程,PCB,设计,ASIC,设计,PLD,设计,工作站（,UNIX,）,PC,（,Windows/Linux),设计输入,综合工具,仿真工具,版图设计,HDL,输入,电路图输入,行为综合,逻辑综合,行为仿真,逻辑仿真,数,/,模混合仿真,布局布线后仿真,电路模拟,数字电路设计,模拟电路设计,P,41,IC,设计工具,设计输入与仿真,Cadence:Virtuoso Composer,、,Verilog_XL,、,NC,VHDL,、,NC,Sim,Aldec,：,Active,HDL,Mentor,：,Modelsim,Synopsys,：,VCS/VSS,综合工具,:HDL,转化为门级网表,Synopsys,：,DC Expert,Cadence:BuilderGates,Synplicity,：,Synplify pro,布局布线工具,Cadence:PKS,和,SE,PKS,Synopsys,：,Physical Compiler,物理版图设计和验证工具,Cadence:,Virtuoso Layout Editor,Synopsys:ComosSE,模拟电路编辑与仿真工具,Synopsys:,HSpice,Cadence:Spectre Simulator,P,42,P,43,Leonardo Spectrum,是,Mentor,子公司,Exemplar Logic,公司的,Verilog HDL/VHDL,综合软件,可同时用作,CPLD/FPGA,和,ASIC,设计两类目标，性能稳定,FPGA Compiler,是公司的,Verilog HDL/VHDL,综合软件,Synplify/Synplify Pro,是,Synplicity,公司的,Verilog HDL/VHDL,综合软件，,Synplify Pro,除具有原理图生成器、延时分析器外，还有,FSM Compiler,能从,HDL,设计中提取存在的,FSM,设计模块，并用状态图方式显示出来,简 介,软件名称,常用综合工具,FPGA ComplierII,Leonardo,Spectrum,P,44,VCS,是,Synopsys,公司的,Verilog,HDL,仿真软件，,Scirocco,是,是,VHDL,软件,VCS/,Scirocco,Active HDL,是,Aldec,的,Verilog,HDL/VHDL,仿真软件，简单,易用,Active HDL,这些都是,Cadence,公司的,VHDL/,Verilog,HDL,仿真工具，其,中,NC,Verilog,的前身是,Verilog,仿真软件,Verilog,-XL;NC-,VHDL,用于,VHDL,仿真；,NC,-,Sim,这能对,Verilog,HDL/VHDL,进行混合仿真,NC,Verilog,/NC,-,VHDL/NC,-,Sim,Verilog,-,XL,Mentor,的子公司,Model Technology,的,VHDL/,Verilog,混合仿真软件，它属于编译仿真器，仿真速度快，功能强,简,介,软,件,常用仿真工具,是,是,这些都是,Cadence,公司的,VHDL/,Verilog,HDL,仿真工具，其,中,NC,Verilog,VHDL,用于,VHDL,仿真；,NC,-,Sim,这能对,进行混合仿真,NC,Verilog,/NC,-,VHDL/NC,-,Sim,Verilog,-,XL,Mentor,的子公司,HDL,混合仿真软件，它属于编译仿真器，,简,介,软,件,常用仿真工具,P,45,P,46,P,47,EDA,进行设计主要流程（,ASIC,）,前 端 设 计（逻辑）,设计规格,HDL,编辑器,（,Text Editor,）,功能模拟,RTL Level,（,Verilog XL),逻辑综合,（,Ambit,）,功能模拟,Gate Level,（,Verilog XL),后 端 设 计（物理）,RC Extraction,（,Star RC,）,后端模拟,（,Verilog XL),DRC/ERC/LVS(Dracular),芯片连线,布局布线,芯片加工,芯片产品,交芯片加工厂完成,P,48,1.4 IC,产业的分工,1.4.1 IC,产业的分工,1.4.2 IC,产品的分类,P,49,1.4.1 IC,产业的分工,IC,设计,(IC design),（,Fabless,）,:,是,IC,产业的高端，,IC,产业,65%,的利润在这一环节实现，在地域上主要集中在发达国家，如美国。,IC,设计,90%,在美国，,10%,在其他发达地区，如法国和英国；,IC,制造,(IC Foundry):,是,IC,产业的中端，,IC,产业,25%,利润在这一环节实现，在地域上主要集中在发达国家和地区；,IC,封装测试,(IC Packaging and Testing):,是,IC,产业的低端，,IC,产业只有,10%,的利润是在这一环节实现，在地域上主要集中在新兴市场国家（中国和印度等亚洲国家）；,辅助产业：,包括晶圆生产、制造设备仪器及相关化学材料等。,P,50,图,1-12 IC,产业链示意图,IC,产业可分为设备业、设计业、加工业、和支撑业（包括硅晶圆、各种化学试剂,、气体、引线框等）。,IC,加工本身按其顺序可分为光掩膜业、制造业（包括,IDM,和,Foundry,）、封装业和,器件测试业。,IC,生产企业,IC,用户,IC,设计,系统设计,逻辑设计,图形设计,光罩,/,掩膜,芯片制造,晶膜沉淀,光罩校准,显影,/,刻蚀,氧化,/,扩散,离子注入,化学气相淀积,电极金属蒸镀,晶片检查,芯片封装,划片,/,切片,置放,/,焊线,塑膜,测试筛选,材料,化学试剂,气体,引线框,硅,晶,圆,拉,单,晶,切,片,IC,制造流程,IC,生产企业,IC,用户,IC,设计,系统设计,逻辑设计,图形设计,光罩,/,掩膜,芯片制造,晶膜沉淀,光罩校准,显影,/,刻蚀,氧化,/,扩散,离子注入,化学气相淀积,电极金属蒸镀,晶片检查,芯片封装,划片,/,切片,置放,/,焊线,塑膜,测试筛选,材料,化学试剂,气体,引线框,硅,晶,圆,拉,单,晶,切,片,IC,制造流程,P,51,图,1-13 IC,产业主要分工,Fabless,设计公司,Foundry,制造公司,Packaging&Testing,公司,Fabless,销售公司,掩模版图,半成品,(,裸片,),成品,Customer,P,52,1.4.2 IC,产品的分类,IC,产品分为数字电路,、,模拟电路和数模混合电路。,数字电路主要包括,：存储器,、,微处理器和逻辑电路；,模拟电路主要包括,：标准模拟电路和特殊模拟电路。,图,1-14 IC,产品分类,集,成,电,路,数,字,电,路,模,拟,电,路,存储器,微处理器,逻辑,IC,特殊应用模拟,IC,其它模拟,IC,标准模拟,IC,MPU,MCU,DSP,DRAM,SRAM,Mask ROM,Non,-,Volatile,其,它,EPROM,EEPROM,Flash,ASIC,标准,IC,其它,IC,P,53,1.5 VLSI,设计方法学,1.5.1 Top-down,1.5.2 Bottom-up,1.5.3 IP,复用技术,P,54,IC,系统设计,系统级,芯片级,寄存器级,门级,电路级,版图级,设计层次,描述域,物理实现方法,描述域,PCB,FPGA,CPLD,V L S I,设计,Top-down,实现,Bottom-up,全定制,半定制,准全定制,行为,结构,P,55,1.5.1 Top-down,Top-down,：自顶向下设计，在,EDA,工具支持下成为,IC,主要设计方法。,设计次序：,行为设计,、,结构设计,、,逻辑设计,、,电路设计,和,版图设计,；,从系统设计入手，在顶层进行功能方框图的划分和结构设计；,在功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述；,用综合工具将设计转化为具体门电路网表。,注：,在,Top-down,的设计过程中，需要有,EDA,工具的支持，如综合，设计必须经过：“设计,验证,修改设计,再验证”的过程，不断反复，直到结果能够完全满足逻辑功能要求，并且在速度、功耗、价格和可靠性方面实现较为合理的平衡。,P,56,图,1-15 Top-down,设计层次及次序,行为级,：确定芯片功能、性能、面积、工艺和成本等,结构级,：将芯片分解为接口清晰、相互关系明确、尽可能简,单的子系统，利用子系统构建较好的总体结构,逻辑级：考虑各功能模块的具体实现，尽可能采用规则结构实,现模块，充分利用经过考验的逻辑单元或模块。需要,进行逻辑仿真，确定逻辑设计正确,电路级：转化为电路图，进行电路仿真，确定电路特性、功耗,和延时等,版图级：根据电路图绘制用于工艺制造的电路版图。完,成版图后进行参数提取和电路后仿真。,行为级设计,结构级设计,逻辑级设计,电路级设计,版图级设计,后仿真,高层综合,逻辑综合,物理综合,P,57,综合,综合：指将一种设计转化为另一种设计形式。我们这里是指将,HDL,语言、原理图等设计输入翻译成由与,、,或,、,非门，,RAM,，触发器等基本逻辑单元组成的逻辑连接，并根据目标及要求优化所生成的逻辑，最后得到网表文件供布局布线用。,综合的分类,高层综合,：（行为综合）是将系统的行为、各个组成部分的功能及输入输出，用,HDL,加以描述，然后进行行为综合，同时通过高层次硬件仿真进行验证。,逻辑综合,：将逻辑行为描述转换为使用门级单元的结构描述，同时要进行门级逻辑仿真和测试综合。,物理综合,：（,版图综合）是将网表描述转换为版图。,P,58,Bottom-up:,自底向上设计,是传统的设计思路。该方法盛行于上世纪七,、,八十年代,设计过程：,一般是设计者选择标准集成电路，或者将各种基本单 元，如各种门电路以及像加法器、计数器等模块做成基本单元库，调用这些基本单元，逐级向上组合，直到设计出满足自己需要的系统。这种设计方法如同一砖一瓦建造金字塔。,（门级,RTL,级,电路系统）,设计方法缺点：,只适于万门以内的设计、设计效率低、周期长、成本高、一次性成功率低。,1.5.2 Bottom-up,P,59,IP,（,Intellectual Property,）：指知识产权、著作权等。,IC,设计中的,IP,设计方法：指完成某种功能的设计模块。在集成电路设计过程中，通过继承、共享或购买所需的部分或全部知识产权内核(,IP Core)，,进行设计、综合和验证，从而加速流片设计过程的设计方法。,IP,核的分类：,硬核（版图级）：以版图形式实现的设计模块，它基于一特定的工艺优化过的物理版图，而且用户不能改动，用户得到的硬核是产品的功能，而不是设计。,功能,：存储器、模拟器件电路和一些接口。,软核（,RTL,级）：在寄存器级或门级对电路功能的不涉及工艺的,HDL,描述，表现为,Verilog HDL,或,VHDL,代码，用户可根据需要修改文件。,功能,：算法、编译码和加密等模块。,固核（门级）：介于硬、软核之间（一般工艺进行综合和布局的,IP,核），它允许用户重新定义关键参数,内部连线也可以重新优化。（映射到工艺单元库的门级,HDL,网表形式）,1.5.3 IP,复用技术,P,60,IP,核的特点：,软核,:,开发成本低，使用灵活，预测性较差，延时不一定能达到要求。但设计最能体现设计思想，适合二次开发；,硬核,:,开发成本较高，可预测性强，可靠性强，很快能投入使用；,固核,:,性能介于硬核和软核之间；,IP,复用,：节省时间、缩短开发周期、避免重复劳动。,SOC,处理器核,（,MCU,）,DSP,核,RAM/ROM,A/D D/A,USB,接口,I/O,单元,图,1-16 SOC,系统结构示意图,P,61,SOC,系统组成（,IP,核为基础）,：,SOC,系统由微处理器核（,MCU core,）、数字信号处理核（,DSP core,）、存储器核（,RAM/ROM,）、,A/D,核、,D/A,核以及,USB,接口等核构成。,图,1-17,FPGA中嵌入 IP核的SOPC(A,ltera,StartixII,）,P,62,1.6,深,/,超深亚微米技术的挑战,当半导体工艺的最小特征尺寸小于,1um,时，称之为亚微米设计技术，当最小特征尺寸小于,0.5um,时，称之为深亚微米设计技术（,DSM,：,Deep Sub Micrometer,），而当进一步小于,0.25um,时，则称之为,VDSM,（,VDSM,：,Very Deep Sub Micrometer,）。,进入深亚微米设计后，原有的,EDA,设计技术受到了很大的挑战。,P,63,模型复杂问题（器件、时序、连线、版图效应）,对,EDA,工具的要求越来越高,器件模型,：能精确地描述深亚微米工艺的物理特性和电学特性的短沟道器件模型，充分考虑工艺、电压和温度。（二次效应：电阻、电感、电流泄露、电子迁移等）,分布参数模型,时序收敛：,一般指前后端设计时序一致，也就是逻辑与物理的反复设计问题。这使得前端设计与后端设计联系更密切,(0.8um1,次,0.5um5,次,0.35um10,次,),互连线延迟模型：,互连延迟将超过门延迟，而且由于集成电路工作频率的提高，允许的时序容差变小电路元件延迟减小。互连线延迟增大,(50,70%,0.35um),，必须考虑互连线的分布电阻和分布电容，建立精确的互连线延迟模型。,版图效应：,当工艺尺寸到达,250nm,以下时，设计版图（,design),、掩模版图（,Mask,）、晶圆图形（,wafer,）之间会有较大误差，设计时应考虑这些效应并提前修改。,低功耗和散热问题,由于集成度和工作频率更高，使单位面积的功耗加大，功耗已成为制约集成度进一步提高的主要因素之一。,P,64,SOC,可包含一亿个晶体管，散热成为一个问题。不仅移动通讯、便携电脑，而且所有电子设备低功耗永远是一个努力的目标。,信号完整性问题,对布局和布线工具提出更高要求,信号完整性,主要是指信号在信号线上传输的质量，当电路中信号能以要,求的,时序,、,持续时间,和,电压幅度,到达接收芯片管脚时，该电路就有很好,的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定,工作时，就出现了信号完整性问题，,信号完整性主要表现在延迟、反射、,串扰、时序、振荡等几个方面。,一般认为，当系统工作在,50MHz,时，就,会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整,性的问题也就愈发突出。,主要影响因素：,串扰和噪声,时钟线和电源线的影响,电子迁移、热电子衰减和导线的自热,P,65,串扰和噪声：互连线越来越细长，间距来越小,连线的分布电阻和分布电容变大，当工作频率较高时易产生串扰和噪声,串扰,：两个或两个以上的布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容。串扰对时序的影响，会使高速芯片不能以最快速度工作。,版图设计时避免平行线，缩短连线,时钟线和电源线的影响,互连线延迟会造成时序问题：时钟偏斜（,clock skew,）,芯片内部由电节点把电源分配到芯片的内部电路，由于导线本身存在电阻，使得达到各节点的电压变化，芯片内部电路的电压会低于供给