集成电路---时序电路分析与设计.pptx

第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.1时序逻辑电路的结构与类型时序逻辑电路的结构与类型组合逻辑电路是由门电路构成的，其结构如下图所示。组合逻辑电路是由门电路构成的，其结构如下图所示。x1,x2，xn为某一时刻的输入；为某一时刻的输入；Z1，Z2，Zm为该时刻的输出。为该时刻的输出。输出函数集：输出函数集：Zi=fi(x1，x2，xn)，i=1,2,，m输出输出Zi仅是输入仅是输入xi的函数，即只与当前的输入有关。的函数，即只与当前的输入有关。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计时序逻辑电路的结构如下图所示时序逻辑电路的结构如下图所示 它由组合逻辑和存储器件两部分构成。图中：它由组合逻辑和存储器件两部分构成。图中：x1，x2，xn为时序电路的外部输入；为时序电路的外部输入；Z1，Z2，Zm为时序电路的外部输出；为时序电路的外部输出；y1，y2，yr为时序电路的内部输入为时序电路的内部输入(或称或称状态状态)；Y1，Y2，Yp为时序电路的内部输出为时序电路的内部输出(或称或称激励激励)。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计时序电路的组合逻辑部分用来产生电路的输出和激励，存储时序电路的组合逻辑部分用来产生电路的输出和激励，存储器件部分是用其不同的状态器件部分是用其不同的状态(y1,y2，yr)来来“记忆记忆”电路电路过去的输入情况。过去的输入情况。上图所示的时序电路逻辑功能的函数上图所示的时序电路逻辑功能的函数一般表达式为一般表达式为Zi=gi(x1,x2，xn；y1,y2，,yr)i=1,2,m(5-1)Yj=fj(x1,x2，xn；y1,y2，,yr)j=1,2,p(5-2)式式(5-1)称为输出函数称为输出函数式式(5-2)称为激励函数称为激励函数这两个函数都与变量这两个函数都与变量x，y有关，也即电路的输出不仅与电路有关，也即电路的输出不仅与电路的输入有关，而且与电路的状态有关。的输入有关，而且与电路的状态有关。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计时时序序电电路路按按其其工工作作方方式式可可分分为为同同步步时时序序电电路路和和异异步步时时序序电电路路。同同步步时时序序电电路路的的存存储储器器件件由由时时钟钟控控制制触触发发器器组组成成，并并且且有有统统一一的的时时钟钟信信号号，只只有有当当时时钟钟信信号号到到来来时时，电电路路状状态态(y1，y2，yr)才才发发生生变变化化。其其余余时时间间，即即使使输输入入发发生生变变化化，电电路路的的状状态态也也不不会会改改变变。时时钟钟信信号号来来之之前前的的状状态态称称为为现现态态，记记为为(右右上上标标也也可可省省略略)；时时钟钟信信号号到到来来之之后后的的电电路路状状态态称称为为次次态态，记记为为。异异步步时时序序电电路路的的存存储储器器件件可可为为触触发发器器或或延延迟迟元元件件，电电路路中中没没有有统统一一的的时时钟钟信信号号。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计由由于于时时序序电电路路与与组组合合逻逻辑辑电电路路在在结结构构和和性性能能上上不不同同，因因此此在在研研究究方方法法上上两两者者也也有有所所不不同同。组组合合逻逻辑辑电电路路的的分分析析和和设设计计所所用用到到的的主主要要工工具具是是真真值值表表，而而时时序序电电路路的的分分析析和和设设计计的的用用到到的的工工具具主主要要是是状状态态表表和和状状态态图图。同同步步时时序序电电路路在在形形式式上上又又分分成成Mealy型型和和Moore型型，它它们们在在用用状状态表、状态图描述时其格式略有不同。态表、状态图描述时其格式略有不同。5.1.1Mealy型电路型电路5.1.2Moore型电路型电路第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.1.1Mealy型电路型电路如如果果同同步步时时序序电电路路的的输输出出是是输输入入和和现现态态的的函函数数，即即Zi=fi(x1,x2，xn；y1，y2，,yp),i=1,2,，m，则则称称该该电电路路为为Mealy型型电电路路。也也就就是是说说输输出出与与输输入入有有直直接的关系，输入的变化会影响输出的变化。接的关系，输入的变化会影响输出的变化。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 Mealy型型同同步步时时序序电电路路状状态态表表的的格格式式如如表表5-1所所示示。表表格格的的上上方方从从左左到到右右列列出出输输入入x1，x2，xn的的全全部部组组合合，表表格格左左边边从从上上到到下下列列出出电电路路的的全全部部状状态态y，表表格格的的中中间间列列出出对对应应不不同同输输入入组组合合的的现现态态下下的的次次态态yn+1和和输输出出Z。这这个个表表的的读读法法是是，处处于于状状态态y的的时时序序电电路路，当当输输入入x时时，输输出出为为Z，在在时时钟钟脉脉冲冲作作用用下下，电电路路进进入入次次态态yn+1.现态现态输入输入XY/Z第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例题：例题：其同步时序电路有一个输入其同步时序电路有一个输入x，一个输出，一个输出Z，4个状个状态态A，B，C，D，该时序电路的状态表如下所示，该时序电路的状态表如下所示：yx01AD/0C/1BB/1A/0CB/1D/0DA/0B/1从该状态表可看出，若电路的初态为从该状态表可看出，若电路的初态为A，当输入，当输入x=1时，输出时，输出Z=1，在时钟脉冲作用下，电路进入次态，在时钟脉冲作用下，电路进入次态C。假定电路的输入序列为假定电路的输入序列为x：10100110那么，那么，与每个输入信号对应的输出响应和状态转与每个输入信号对应的输出响应和状态转移情况为：移情况为：时钟：时钟：12345678x：10100110y：ACBADACDy(n+1):CBADACDAZ：11000100第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计需要指出的是：需要指出的是：(1)(1)如果同步时序电路的初始状态不同，那么尽管如果同步时序电路的初始状态不同，那么尽管输入序列相同，但输出响应序列和状态转移序列将不同。输入序列相同，但输出响应序列和状态转移序列将不同。(2)电路的现态和次态是相对某一时刻而言，该时电路的现态和次态是相对某一时刻而言，该时刻的次态就是下一个时刻的现态。刻的次态就是下一个时刻的现态。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计Mealy型电路状态图型电路状态图Mealy型型电电路路的的状状态态图图格格式式如如下下图图所所示示，在在状状态态图图中中，每每一一个个状状态态用用一一个个圆圆圈圈表表示示，圈圈内内用用字字母母或或数数字字表表示示状状态态的的名名称称，用用带带箭箭头头的的直直线线或或弧弧线线表表示示状状态态的的转转移移关关系系，并并把把引引起起这这一一转转移移的的输输入入条条件件和和相相应应的的输输出出标标注注在在有有向向线段的旁边。线段的旁边。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计yx01AD/0C/1BB/1A/0CB/1D/0DA/0B/1某电路的状态表某电路的状态表某电路的状态图某电路的状态图Mealy型电路状态图示例型电路状态图示例Moore型电路第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.1.2Moore型电路型电路如果同步时序电路的输出仅是现态的函数，如果同步时序电路的输出仅是现态的函数，即：即：Z=fi(y1，y2，yp)，i=1,2，m，则则称称该该电电路路为为Moore型型电电路路。也也就就是是说说该该时时序序电电路路可可能能没没有有输输入入，或或输输入入与与输输出出没没有有直直接接关系。关系。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计现态现态输入输入输出输出XYZMoore型电路的状态表格式如下表所示。因为型电路的状态表格式如下表所示。因为Moore型电路的输出型电路的输出Z仅与电路的状态仅与电路的状态y有关，所以将输出单有关，所以将输出单独作为一列，其值完全由现态确定。次态与独作为一列，其值完全由现态确定。次态与Mealy型一型一样，由现态和输入共同确定。该表读法是，当电路处样，由现态和输入共同确定。该表读法是，当电路处于状态于状态y时，输出为时，输出为Z。若输入。若输入x，在时钟脉冲作用下，在时钟脉冲作用下，电路进入次态电路进入次态yn+1。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计yxz01ACB0BBC1CBA0Moore型时序电路的状态表型时序电路的状态表示例示例当电路处于当电路处于A状态时，其输出为状态时，其输出为0。若。若x=1，在时钟脉冲，在时钟脉冲作用下，电路进入状态作用下，电路进入状态B，新的输出为，新的输出为1。假定电路的初始状态为假定电路的初始状态为B，那么电路的，那么电路的状态转换序列和输出响应序列为状态转换序列和输出响应序列为:时钟：时钟：12345678x：11001001y：BCACBCBBy(n+1):CACBCBBCZ：10001011第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计yxz01ACB0BBC1CBA0Moore型时序电路的状态图示例型时序电路的状态图示例Moore型电路的状态图与型电路的状态图与Mealy型电路状态图的区别仅在于型电路状态图的区别仅在于Moore型电路的输出标注在状态图内型电路的输出标注在状态图内，而，而Mealy型电路的输型电路的输入和输出标在线上。入和输出标在线上。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.2同步时序逻辑电路的分析同步时序逻辑电路的分析时序逻辑电路的分析，就是对一个给定的时序逻时序逻辑电路的分析，就是对一个给定的时序逻辑电路，研究在一系列输入信号作用下，电路将会产辑电路，研究在一系列输入信号作用下，电路将会产生怎样的输出，进而说明该电路的逻辑功能。生怎样的输出，进而说明该电路的逻辑功能。在输入序列作用下，时序电路的状态和输出变化在输入序列作用下，时序电路的状态和输出变化规律通常表现在状态表、状态图或时间图中。因此，规律通常表现在状态表、状态图或时间图中。因此，分析一个给定的同步时序电路，实际上是分析一个给定的同步时序电路，实际上是要求出该电要求出该电路的状态表、状态图或时间图路的状态表、状态图或时间图，以此确定该电路的，以此确定该电路的逻逻辑功能。辑功能。本节将介绍分析同步时序电路的两种方法，并通本节将介绍分析同步时序电路的两种方法，并通过示例分析，了解和熟悉几种常用数字逻辑电路。过示例分析，了解和熟悉几种常用数字逻辑电路。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.2.1同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法同步时序电路的分析有两种方法：表格法和代数同步时序电路的分析有两种方法：表格法和代数法。两种方法分析过程示意图如下图所示。法。两种方法分析过程示意图如下图所示。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计下面介绍两种分析方法的一般步骤。下面介绍两种分析方法的一般步骤。1)表格法的一般步骤表格法的一般步骤(1)根据给定的同步时序逻辑电路，写出输出函数表达式和激根据给定的同步时序逻辑电路，写出输出函数表达式和激励函数表达式。励函数表达式。(2)列出激励矩阵，即将激励函数以卡诺图的形式表示出来，列出激励矩阵，即将激励函数以卡诺图的形式表示出来，若干个激励合成激励矩阵。若干个激励合成激励矩阵。(3)根据所用触发器的状态表及激励矩阵、输出矩阵根据所用触发器的状态表及激励矩阵、输出矩阵(输出函数输出函数的卡诺图形式的卡诺图形式)形成形成Y-Z矩阵。矩阵。Y-Z矩阵实际就是二进制形式的矩阵实际就是二进制形式的状态表。状态表。(4)由由Y-Z矩阵可得时序电路的状态表、状态图。矩阵可得时序电路的状态表、状态图。(5)假定某一输入序列画出时间图，并用文字描述电路的逻辑假定某一输入序列画出时间图，并用文字描述电路的逻辑功能。功能。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计2)2)代数法的一般步骤代数法的一般步骤(1)(1)同表格法的同表格法的(1)(1)。(2)(2)把激励函数表达式代入该电路触发器的次态方程，导出把激励函数表达式代入该电路触发器的次态方程，导出电路的次态方程组。电路的次态方程组。(3)(3)根据电路的次态方程组和输出函数表达式作出同步时序根据电路的次态方程组和输出函数表达式作出同步时序电路的状态表，画出状态图。电路的状态表，画出状态图。(4)(4)同表格法同表格法(5)(5)。两种方法的本质是相同的，视具体情两种方法的本质是相同的，视具体情况灵活选用。况灵活选用。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 例例5.1分分析析图图5-7同同步步时时序序电电路路的的逻逻辑辑功功能能。假假定定在在初初态态00时，输入时，输入x的序列的序列0000011111，画出时间图。，画出时间图。解解由电路图可写出激励函数、由电路图可写出激励函数、输出函数：输出函数：1 1）表格法：）表格法：2）代数法：代数法：第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计用表格法：用表格法：将激励函数、输出函数表示在卡诺图上。将激励函数、输出函数表示在卡诺图上。y1y0 x01000011011100111100100011y1y0 x01001111011111111111101111y1y0 x010010011011111011J1，K1卡诺图卡诺图J0，K0卡卡诺图诺图Z卡诺图卡诺图第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计将将J、K的卡诺图合并画到一个卡诺图上便得电路的激励的卡诺图合并画到一个卡诺图上便得电路的激励矩阵。再根据矩阵。再根据JK触发器的状态表和输出矩阵，可将激励矩触发器的状态表和输出矩阵，可将激励矩阵转换成阵转换成Y-Z矩阵。矩阵。y1y0 x010000,1111,110111,1100,111111,1100,111000,1111,11y1y0 x010001/111/00110/100/01100/110/11011/101/1激励矩阵激励矩阵J1K1，J0K0Y-Z矩阵矩阵第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计Y-Z矩矩阵阵实实际际上上就就是是二二进进制制状状态态表表，将将编编码码00、01、10、11分分别别用用状状态态q1、q2、q3、q4表表示示，代代入入Y-Z矩矩阵阵可可得得状状态表，由状态表可画出状态图。态表，由状态表可画出状态图。（b）状态图第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计该该电电路路是是一一个个Mealy型型时时序序电电路路。由由状状态态表表和和状状态态图图可可以以看看出出，当当输输入入x=0时时，在在时时钟钟脉脉冲冲CP的的作作用用下下，电路的状态按加电路的状态按加1顺序变化，即顺序变化，即:0001101100当当x=1时时，在在时时钟钟脉脉冲冲CP的的作作用用下下，电电路路的的状状态态按按减减1顺序变化，即顺序变化，即:1110010011因因此此，该该电电路路既既具具有有加加1计计数数功功能能，又又具具有有减减1计计数数功功能能，且且四四个个状状态态为为一一个个循循环环，是是一一个个模模4的的二二进进制制可逆计数器。可逆计数器。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计假假定定计计数数器器的的初初态态y1y0为为00(即即q1)，输输入入x的的序序列列为为0000011111，计计数数器器在在时时钟钟脉脉冲冲CP控控制制下下工工作作。下下面面先先利利用用状状态态图图作作出出时时序序电电路路的的状状态态响响应应序序列列，而而后后再再作作时时间间图图。状状态响应序列如下：态响应序列如下：CP12345678910 x0000011111y(Y)q1q2q3q4q1q2q1q4q3q2Z1111100110第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 在在CP1到到来来前前，时时序序电电路路处处于于现现态态q1。当当x=0时时，由由状状态态图图可可知知，输输出出Z=1，次次态态为为q2(CP1到到来来后后的的状状态态)。在在CP2到到来来前前，电电路路处处于于现现态态q2，当当x=0，产产生生输输出出1，次次态态为为q3，依依次次类类推推，可可得得到到整整个个状状态态响响应应序序列列。然然后后，再再根根据据状状态态响响应序列作出时间图。状态应序列作出时间图。状态y由由y1y0来表示。来表示。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例例5.1用代数法用代数法 以上过程用代数法也能很简单地求出结果。因为以上过程用代数法也能很简单地求出结果。因为JK触发器触发器的次态方程为：的次态方程为：对于本例的逻辑图，两个触发器的次态方程为对于本例的逻辑图，两个触发器的次态方程为：第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计将将已已求求得得的的电电路路的的激激励励函函数数代代入入该该次次态态方方程程组组就就可可得得该该电电路路的次态方程组：的次态方程组：第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 将电路的次态方程组表示到卡诺图上将电路的次态方程组表示到卡诺图上:01y1y0 x0100011011011010 x11y1y0010001001100101110y1y0 x0100011011111011Z第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计01/1y1y0 x01000110/11100/11011/100/010/101/111/0将两个卡诺图与输出函数的卡诺图合并就形成了二将两个卡诺图与输出函数的卡诺图合并就形成了二进制式的状态表。进制式的状态表。y1y0/Z第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例例5.2分析下图所示的同步时序电路分析下图所示的同步时序电路解解注注意意，本本例例比比较较特特殊殊，没没有有外外部部输输入入，也也没没有有外外部部输出。输出。首先我们写出它的激励函数首先我们写出它的激励函数 第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 因因为为D触触发发器器的的次次态态方方程程为为=D，即即次次态态与与激激励励相相等等，所所以求出的激励矩阵也就是以求出的激励矩阵也就是Y矩阵或二进制形式的状态表。矩阵或二进制形式的状态表。01Q1Q0Q3Q20001000111101110001001101110101100110111111110110001010111011000000001001110101D3D2D1D0=Q3n+1Q2n+1Q1n+1Q0n+1第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计由状态图可以看出，这是一个循环移位计数器。在计数时循由状态图可以看出，这是一个循环移位计数器。在计数时循环移位规则如下：环移位规则如下：这种计数器的循环长度这种计数器的循环长度l=2n，其中，其中n为位数，这里为位数，这里n=4，l=8第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 由由状状态态图图还还可可看看出出，图图左左半半部部8个个状状态态形形成成闭闭环环，称称为为“有有效效序序列列”，右右半半部部8个个状状态态称称为为“无无效效序序列列”。如如果果该该时时序序电电路路在在某某种种偶偶然然因因素素作作用用下下，使使电电路路处处于于“无无效效序序列列”中中的的某某一一状状态态，则则它它可可以以在在时时钟钟脉脉冲冲CP的的作作用用下下，经经过过若若干干个个节节拍拍后后，自自动动进进入入有有效效序序列列。因因此此，该该计计数数器器称称为为具有自恢复功能的扭环移位计数器。具有自恢复功能的扭环移位计数器。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 该该电电路路的的时时间间图图如如下下图图所所示示。根根据据Q0Q03 3这这4 4个个基基本本波波形形，经经过过简简单单组组合合，可可以以形形成成各各种种不不同同的的时时序序控控制制波波形形。在在计计算算机中，常常用它作为节拍信号发生器。机中，常常用它作为节拍信号发生器。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例例5.35.3分析下图的串行加法器电路，该电路有两个输分析下图的串行加法器电路，该电路有两个输入端入端x1x1和和x2x2，用来输入加数和被加数。有一个输出端，用来输入加数和被加数。有一个输出端Z Z，用来输出相加的用来输出相加的“和和”。JKJK触发器用来存储触发器用来存储“进位进位”，其状态为低位向本位的进位，为本位向高位的进位。其状态为低位向本位的进位，为本位向高位的进位。首首先先写写出出电电路路的的激激励励函函数数和和输输出出函函数数表表达达式：式：第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 JKJK触发器的次态方程为触发器的次态方程为:将激励函数表达式代入得电路的次态方程将激励函数表达式代入得电路的次态方程:根据电路的次态方程可作出它的状态表和状态图根据电路的次态方程可作出它的状态表和状态图(a)状态表(b)状态图第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计设设电电路路初初始始状状态态为为0。加加数数x1=1011，被被加加数数x2=0011，加加数数、被被加加数数均均按按照照先先低低位位后后高高位位的的顺顺序序串串行行地地加加到到相相应应的的输输入入端端。输输出出Z也也是是从从低低位到高位串行地输出。位到高位串行地输出。根据状态图作出的响应序列为从从左左边边状状态态响响应应序序列列可可以以看看出出，每每位位相相加加产产生生的的进进位位由由触触发发器器保保存存了了下下来来，以以便便参参加加下下一一位位的的相相加加。从从输输出出响响应应序序列列可可以以看看出出，x1和和x2相相加的加的“和和”由由Z端输出端输出第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计由由于于该该电电路路的的输输入入和和输输出出均均是是在在时时钟钟脉脉冲冲作作用用下下，按按位位串串行行输输入入加加数数和和被被加加数数、串串行行输输出出“和和”数数，故故称称此此加加法法器为串行加法器。器为串行加法器。如如果果需需要要保保存存相相加加的的“和和”数数，可可在在输输出出端端连连接接一一个个“串串行行输输入入/并并行行输输出出”的的移移位位寄寄存存器器。加加数数和和被被加加数数也也可事先放入可事先放入“并行输入并行输入/串行输出串行输出”的移位寄存器中。的移位寄存器中。从从这这个个例例子子可可以以看看到到，用用组组合合逻逻辑辑电电路路实实现现的的功功能能有有的的也也可可用用时时序序电电路路来来实实现现，不不同同的的是是，组组合合电电路路采采用用的的是是并并行行工工作作方方式式，而而时时序序电电路路采采用用的的是是串串行行工工作作方方式式。因因此此，在在完完成成同同样样的的逻逻辑辑功功能能情情况况下下，组组合合电电路路比比时时序序电电路路工工作作速度快，但时序电路的结构较组合电路简单。速度快，但时序电路的结构较组合电路简单。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例例5.4分析图分析图5-17所示的节拍信号发生器电路所示的节拍信号发生器电路图5-17例5-4图首首先先写写出出激激励励函函数数和和输输出出函函数数:第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计JK触发器的次态方程为触发器的次态方程为:将激励函数表达式代入得电路的次态方程组将激励函数表达式代入得电路的次态方程组:根根据据电电路路的的次次态态方方程程组组就就可可得得电电路路的的状状态态表表如如表表5-9所所示示:。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计这这是是一一个个Moore型型电电路路，输输出出仅仅与与现现态态有有关关。根根据据状状态态表可作出时间图如图表可作出时间图如图5-18所示。所示。由由时时间间图图可可以以看看出出，触触发发器器Q2，Q1构构成成模模4计计数数器器，8个个与与非非门门用用来来组组合合产产生生4个个节节拍拍电电平平信信号号，电电路路在在时时钟钟脉脉冲冲作作用用下下，按按一一定定顺序轮流地输出节拍信号。顺序轮流地输出节拍信号。节节拍拍信信号号发发生生器器通通常常用用在在计计算算机机的的控控制制器器中中。计计算算机机在在执执行行一一条条指指令令时时，总总是是把把一一条条指指令令分分成成若若干干基基本本动动作作，由由控控制制器器发发出出一一系系列列节节拍拍电电平平和和节节拍拍脉脉冲冲信信号号，以以控控制制计计算算机机完完成成一一条条指指令令的的执执行。行。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计5.2.2常用同步时序逻辑电路常用同步时序逻辑电路1)寄存器寄存器寄存器用于寄存一组二值代码，它被广泛地用于各类寄存器用于寄存一组二值代码，它被广泛地用于各类数字系统和数字计算机中。数字系统和数字计算机中。因为一个触发器能存储因为一个触发器能存储1位二进制代码，所以用位二进制代码，所以用N个触个触发器组成的寄存器能存储发器组成的寄存器能存储N位二进制代码。位二进制代码。对寄存器中的触发器只要求它们具有置对寄存器中的触发器只要求它们具有置1 1、置、置0 0的功能的功能即可，因而无论是用同步即可，因而无论是用同步RSRS结构触发器，还是用主从结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。结构或边沿触发结构的触发器，都可以组成寄存器。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计图5-1974LS75的逻辑图图图5-19是是一一个个用用同同步步RS触触发发器器组组成成的的4位位寄寄存存器器的的实实例例74LS75的的逻逻辑辑图图。由由同同步步RS触触发发器器的的动动作作特特点点可可知知，在在CP的的高高电电平平期期间间Q端端的的状状态态跟跟随随D端端状状态态而而变变，在在CP变变成成低低电电平平以以后后，Q端端将将保保持持CP变变为为低低电电平平时时D端的状态。端的状态。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计图5-2074LS175的逻辑图74LS175则则是是用用维维持持阻阻塞塞触触发发器器组组成成的的4位位寄寄存存器器，它它的的逻逻辑辑图图如如图图5-20所所示示。根根据据维维持持阻阻塞塞结结构构触触发发器器的的动动作作特特点点可可知知，触触发发器器输输出出端端的的状状态态仅仅仅仅取取决决于于CP上上升升沿沿到到达达时时刻刻D端端的的状状态态。可可见见，虽虽然然74LS75和和74LS175都都是是4位位寄寄存存器器，但但由由于于采采用用了了不不同同结结构构类类型型的的触触发发器器，以以动作特点是不同的。动作特点是不同的。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计这这是是一一个个具具有有三三态态输输出出的的四四位位寄存器寄存器。1)1)当当LDA+LDB=1时时，电电路路处于装入数据的工作状态。处于装入数据的工作状态。2)2)当当LDA+LDB=0时时，电电路路处于保持状态处于保持状态。3)3)当当 时，时，电电路路正正常常输输出出。反反之之，使使G10G10G13G13处于高阻态处于高阻态 。4)4)当当 =0时时，将将寄寄存存器器中中数据清除。数据清除。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计说明：说明：1)上上面面介介绍绍的的三三个个寄寄存存器器电电路路中中，接接收收数数据据时时所所有有各各位位代代码码是是同同时时输输入入的的，而而且且触触发发器器中中的的数数据据是是并并行行地地出出现现在在输输出出端端的的，因因此此将将这这种种输输入入、输输出出方方式式叫叫并并行行输输入入、并并行行输输出方式。出方式。2)异异步步置置0：将将寄寄存存器器的的数数据据直直接接清清除除，而而不不受受时时钟钟信信号号的的 控制控制。3）保保持持：就就是是将将触触发发器器的的输输出出反反馈馈到到输输入入，当当CP信信号号到到 达时下一个状态仍保持原来的状态。达时下一个状态仍保持原来的状态。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计2.移位寄存器移位寄存器移移位位寄寄存存器器除除了了具具有有存存储储代代码码的的功功能能以以外外，还还具具有有移移位位功功能能。所所谓谓移移位位功功能能，是是指指寄寄存存器器里里存存储储的的代代码码能能在在移移位位脉脉冲冲的的作作用用下下依依次次左左移移或或右右移移。因因此此，移移位位寄寄存存器器不不但但可可以以用用来来寄寄存存代代码码,还还可可以以用用来来实实现现数数据据的的串串行行-并并行行转转换换、数数值值的的运算以及数据处理等。运算以及数据处理等。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例如由例如由D触发器组成的触发器组成的4位移位寄存器，其中第一个触发位移位寄存器，其中第一个触发器器(左边左边)的输入端接收输入信号，其余的每个触发器输入端的输入端接收输入信号，其余的每个触发器输入端均与前边一个触发器的均与前边一个触发器的Q端相连。当端相连。当CP的上升沿同时作用所的上升沿同时作用所有触发器时，加到寄存器输入端有触发器时，加到寄存器输入端DI的代码存入的代码存入FF0，其余触，其余触发器的状态为原左边一位触发器的状态，即总的效果是将寄发器的状态为原左边一位触发器的状态，即总的效果是将寄存器里原有代码右移了一存器里原有代码右移了一位。位。图图5-22用用D触发器构成的移位寄存器触发器构成的移位寄存器第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计例如，在例如，在4个时钟周期内输入代码依次为个时钟周期内输入代码依次为1011，而移位寄存器的初，而移位寄存器的初始状态为始状态为Q0Q1Q2Q3=0000，那么在移位脉冲，那么在移位脉冲(也就是触发器的时也就是触发器的时钟脉冲钟脉冲)的作用下，移位寄存器里代码的移动情况将如表的作用下，移位寄存器里代码的移动情况将如表5-10所示所示。代码全部移入了移位寄存器中，同时在。代码全部移入了移位寄存器中，同时在4个触发器的输出端得个触发器的输出端得到了并行输出的代码。因此，利用移位寄存器可以实现代码的串到了并行输出的代码。因此，利用移位寄存器可以实现代码的串行行-并行转换。并行转换。表表5-10移位寄存器中代码的移动状况移位寄存器中代码的移动状况第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计 为为便便于于扩扩展展逻逻辑辑功功能能和和增增加加使使用用的的灵灵活活性性，在在定定型型生生产产的的移移位位寄寄存存器器集集成成电电路路上上有有的的又又附附加加了了左左、右右移移控控制制、数数据据并并行行输输入入、保保持持、异异步步置置零零等等功功能能。如如74LS194A就就是是一一个个4位位双双向向移移位位寄寄存存器器，它它的的逻逻辑辑图图如图如图5-23所示。所示。详见书详见书P153。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计图图5-234位双向移位寄存器位双向移位寄存器74S194A的逻辑图的逻辑图第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计3.3.计数器计数器在数字系统中计数器是使用最多的一种电路。它在数字系统中计数器是使用最多的一种电路。它不仅能用于对时钟脉冲计数，还可以用于频、定时、不仅能用于对时钟脉冲计数，还可以用于频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。产生节拍脉冲和脉冲序列以及进行数字运算等。计数器的种类繁多，本节主要讨论同步计数器。目计数器的种类繁多，本节主要讨论同步计数器。目前生产的同步计数器芯片基本上分为二进制和十进制前生产的同步计数器芯片基本上分为二进制和十进制两种，下面分别举例说明。两种，下面分别举例说明。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计(1)同步二进制计数器同步二进制计数器图图5-24用用T触触发发器器构构成成的的同同步步二二进进制制加加法法计计数器数器由由图图可可得得到到它它的的激激励励函函数数和和输输出函数的表达式为出函数的表达式为:T0=1，T1=Q0，T2=Q0Q1，T3=Q0Q1Q2C=Q0Q1Q2Q3T触发器的次态方程为触发器的次态方程为:第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计将激励函数代入，得电路的次态方程组将激励函数代入，得电路的次态方程组:整理得整理得第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计将该方程组反映到卡诺图上得将该方程组反映到卡诺图上得Y矩阵，如下表所示。矩阵，如下表所示。根据根据Y矩阵和输出函数，很容易得该电路的状态图矩阵和输出函数，很容易得该电路的状态图：第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计此此外外，每每输输入入16个个计计数数脉脉冲冲，计计数数器器工工作作一一个个循循环环，并并在在输输出出端端C产产生生一一个个进进位位输输出出信信号号，所所以以又又把把这这个个电电路路叫叫十十六六进进制制计计数数器器。n位位二二进进制制计计数数器器也也称称为为进进制制计计数数器器，它它所所能计到的最大数为能计到的最大数为2n。时间图如图时间图如图5-265-26所示。所示。从从时时间间图图上上可可以以看看出出，若若计计数数输输入入脉脉冲冲的的频频率率为为f0，则则Q0、Q1、Q2和和Q3端端输输出出脉脉冲冲的的频频率率将将依依次次为为1/2f0、1/4f0、1/16f0。针针对对计计数数器器这这种种分分频频功功能能，也也把把它它叫叫做做分频器。分频器。第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计在在实实际际生生产产的的计计数数器器芯芯片片中中，往往往往还还附附加加一一些些控控制制电电路路，以以增增加加电电路路的的功功能能和和使使用用的的灵灵活活性性。如如中中规规模模集集成成芯芯片片74161，这这个个电电路路除除了了二二进进制制加加法法计计数数功功能能外外，还具有预置数、保持和异步置零等功能。还具有预置数、保持和异步置零等功能。为预置数控制端。为预置数控制端。为异步置零为异步置零(复位复位)端端。EP和和ET为工作状态控制端为工作状态控制端第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计功能分析：功能分析：1 1）当）当 时所有触发器将同时被置零，而且置零操时所有触发器将同时被置零，而且置零操作不受其作不受其他输入端状态的影响。他输入端状态的影响。2 2）当）当 ，时，电路工作在预置数状态时，电路工作在预置数状态。3）当当 =1而而EP=0，ET=1时，时，CPCP信号到达时它们保持原来的信号到达时它们保持原来的状态不变，同时状态不变，同时C C的状态也得到保持。如果的状态也得到保持。如果ET=0ET=0，则，则EPEP不论为何状不论为何状态，计数器的状态也将保持不变，但这时进位输出态，计数器的状态也将保持不变，但这时进位输出C C等于等于0 0。4 4）当）当 =1时，电路工作在计数状态。时，电路工作在计数状态。从电路的从电路的0000状态开始连续输入状态开始连续输入16个计数脉冲时，电路将从个计数脉冲时，电路将从1111状态返回状态返回0000状态，状态，C端从高电平跳端从高电平跳变至低电平，可以利用变至低电平，可以利用C端端输出的高电平或下降沿输出的高电平或下降沿作为进位输出信号作为进位输出信号第第5 5章章 时序逻辑电路的分析和设计时序逻辑电路的分析和设计(2)同步