低功耗高性能多米诺集成电路研究.pdf

摘要摘要多米诺电路以其速度快、面积小的优良特性，被广泛应用于处理器的关键路 径部分和存储器的位线结构中，是高性能处理器和存储器最主流的动态逻辑电 路。但是，随着集成电路技术的快速发展，时钟频率不断增加，晶体管的阈值电 压和栅氧化层的厚度不断缩小，微处理器的功耗急剧增大。同时，随着集成电路 特征尺寸的不断减小，芯片制造过程中的工艺参数浮动和芯片使用过程中温度的 变化，对多米诺电路的功耗与性能造成了很大影响。因此，低功耗、高性能多米 诺电路的优化设计对于提高处理器和存储器的综合性能具有重大意义。本论文的主要内容包括以下方面：1）提出新型多米诺电路优化技术。业已提出的诸多多米诺电路的优化方法 中，双阈值技术、多电源电压技术和休眠管技术是业界应用最广泛，可靠性最高 的传统多米诺电路优化方法。此三种技术有效的降低了电路的功耗，但同时又都 存在一定的局限性。本文分别对三种技术在门控向量，拓朴结构和版图设计等方 面进行了改进，提高了这些技术的有效性和适用性。同时，随着多米诺电路的广 泛应用，业界对多米诺电路性能和功耗的要求越来越高，传统的优化方法即使经 过改进之后，也难以达到设计要求。为此，本文提出了四种新型多米诺电路，即 电荷自补偿多米诺电路，PN混合下拉网络多米诺电路，源跟随求值多米诺电路 和最优保持管多米诺电路。2）提出多参数蒙特卡罗方法，分析工艺参数和温度浮动下多米诺电路特性。随着集成电路工艺尺寸的不断减小，芯片制造过程中的工艺参数浮动和芯片使用 过程中温度的变化，对多米诺电路的功耗和性能造成了很大影响。本文提出了多 参数蒙特卡罗方法，以最常用的双阈值技术为例，深入分析了工艺参数和温度同 时浮动对不同结构的深亚微米级多米诺电路的功耗和延迟特性的影响。最后，论 证了增加栅长和本文提出的最优保持管技术是两种有效的抗工艺参数和温度浮 动的技术。3）提出多米诺电路优化技术有效性的评估方法。常用的多米诺电路的优化 方法是通过均衡不同的电路性能参数而达到优化目的，如前面提到的应用最广泛 的三种传统优化技术，它们在降低多米诺电路功耗的同时，影响了电路的性能。因此，在实际的电路设计中，为了减少设计迭代次数节省设计时间，在对多米诺 电路进行优化之前，能否对优化结果（功耗减小量和延迟增加量）进行准确的评 估，从而判断其是否满足功耗和速度的双重设计约束，已成为设计者面临的重要 问题。基于小波神经网络理论，本文提出了一种多米诺电路优化技术有效性的评 估系统，并将其成功应用于三种优化方法，通过与HSPICE仿真结果的比较，验 证了其准确性。最后以双阈值技术为例，应用多参数蒙特卡罗方法，分析了工艺 北京T业大学T学博士学位论文参数和温度浮动下该评估系统的适用性。4）低功耗高性能多米诺电路2D和3D芯片的实现。本文设计实现了一款低 功耗高性能Domino芯片，该芯片整体通过10复用和独立时钟结构解决了功耗 独立性问题，内核采用后置时钟技术实现了四个功能模块，其中D-ALU2和 D-Adder2模块应用了多种多米诺电路传统和新型优化技术，实现了低功耗高性 能的设计目的。此外，作为最新的集成电路研究热点之一，3D集成技术有效的 减小了互连线长度和芯片面积，降低了功耗，提高了芯片集成度。本文对3D多 米诺电路进行了深入探索，分析和研究了 3D多米诺电路设计的技术特点和技术 关键，并基于Tezzaron&Chartered 130 nm 3D工艺，以Zipper多米诺全加器为 例，介绍了 3D多米诺电路的设计方法。关键词：多米诺电路功耗性能ALUABSTRACTABSTRACTDue to the superior speed and area characteristics,domino circuits have been extensively applied in critical path of modem high performance microprocessors and bit line of memories.However,as rapid development of IC,microprocessors consumer more power because of the faster clock frequency,the smaller threshold voltage(Vt)and the thinner gate oxide thickness(toX).Meanwhile,as technology scales down,process variation in fabrication and temperature fluctuation on operation greatly affect the performance of domino circuits.Therefore,high performance and low power domino circuits design significantly improve over-all performance of microprocessors and memory.The main results obtained in this p叩er are as follows.1)Propose novel optimized techniques for domino circuits.A number of approaches have been proposed to optimize the domino circuits,and the three of them dual-Vb multiple-supply and sleep transistor technique-are more traditional and dependable methods.They all can be effective to reduce the power,but meanwhile,they have some limitations.In this paper,these three traditional methods have been improved in gating vector,topological structure and layout design areas,respectively,which increase their effectiveness in practice.Whats more,with rapid development of IC,domino circuits,even optimized by improved traditional method,can not meet higher requirement in power and performance.Thereby,four novel methods-charge self compensation,PN-mixed pull down network,source following evaluation and optimized keeper technique are proposed in this paper to further reduce power and heighten performance of domino circuits.2)Propose Monte Carlo method with multiply parameters to analyze performance of domino circuits under process parameter and temperature variation.As the technology scales down,process parameters in fabrication and temperature fluctuation on operation greatly affect the performance of domino circuits.In this paper,Monte Carlo method with multiply parameters is proposed.And taking the dual Vt technique as an example,the power and delay characteristics of different structures of domino circuits with this technique is analyzed deeply under process parameter and temperature simultaneous variation.At last,it is pointed that increased length of the gate and the optimized keeper technique that is proposed in the paper are two methods that heighten the immunity to process parameter and temperature variation.3)Propose estimation method for effectiveness of optimized techniques in domino circuits.Most of the optimized techniques for domino circuits base on trading off between different parameters,fbr example,the dual-Vt,the multiple-supply and the sleep transistor technique,they all lower power of circuits with speed loss.Hence,before applying these echniques,the reduction of power and the penalty of the delay should be estimated,which could help judge if their application in domino circuits meet the design constrains both of the power and the speed.Especially in CAD design flow,this estimation will reduce iteration and save designers a huge amount of time.In this paper,based on WNN a novel approach fbr estimating the performance ofm北京工业大学工学博七学位论文domino circuits is proposed and successfully applied in three optimized techniques.And its accuracy is validated with HSPICS simulation test.Finally,taking the dual Vt technique as an example,through multiply parameters Monte Carlo method,the effect of process parameter and temperature variation to estimating results is analyzed.4)2D and 3D chip design of low power and high performance domino circuits.In this paper,Domino chip is designed.Application of IO reuse,clock dividing and clock delay techniques has dealt with the problem of power individual and realized four function blocks.Especially,in block of D-ALU2 and D-Adder2,many optimized techniques including dual Vt,sleep transistor,multiple-supply,PN-mixed pull down network,source following evaluation and optimized keeper techniques,are utilized together to improve over all performance of domino circuits.In addition,as one of the research hot points,3D technique realize the vertical connection to reduce the length of the interconnect wire and the area of the chip,lower the power and increase integration on chip.In this paper 3D domino circuits are explored deeply.3D design and process characteristics and key techniques are shown and analyzed.Based on Tezzaron&Chartered 130 nm 3D technology,taking Zipper full-adder as an example,method of 3D domino circuits is inroduced.Key Words:Domino circuits,power,performance,ALUIV目录目录摘 要.IABSTRACT.Ill第1章绪论.-1-1.1课题背景及课题意义.-1-L1.1集成电路的发展.-1-1.1.2集成电路的功耗问题.21.1.3多米诺电路介绍.-4-1.2 国内外相关领域的研究进展.-6-1.3 课题研究内容和论文的主要工作.13.1本文的研究内容及安排.-8-1.3.2论文的主要工作.91.3.2.1 提出新型多米诺电路优化技术.9-1.3.2.2提出多参数蒙特卡罗方法，分析工艺参数和温度浮动下多米诺电路特性.-9 1.3.2.3 提出多米诺电路优化技术有效性的评估方法.-10-1.3.2.4 低功耗高性能多米诺电路2D和3D芯片的实现一.-10-第2章多米诺电路的功耗和性能.-11-2.1 多米诺电路的分类.-11-2.2 多米诺电路的性能.-13-221多米诺电路的速度.-13-222多米诺电路的版图面积.-13-223多米诺电路的抗噪声能力.-13-2.3 多米诺电路的功耗.-13-231多米诺电路的功耗组成.-13-2.3.1.1 充放电功耗.-14-2.3.1.2 短路电流功耗.-14-2.3.1.3 漏电流功耗.-14-2.3.2多米诺电路的功耗特性.-15-2.3.2.1多米诺电路的动态功耗.-15-2.3.2.2多米诺电路的漏功耗.-16-2.4本章小结.-17-第3章多米诺电路传统优化方法及其改进.-19-3.1 双阈值多米诺电路.-19-3.1.1 双阈值技术基本原理.-19-3.1.2 双阈值技术关键路径的确定.-20-3.1.3 双阈值多米诺电路门控技术.-21-3.1.4 双阈值多米诺电路漏电流特性研究.-22-3.L4.1双 阈值多米诺电路漏电流通路.-22-3.1.4.2 单个低阈值NMOS管的栅极漏电流分析.23-3.1.4.3 不同休眠状态下的双阅值多米诺电路漏电流分析.-23-北京工业大学T学博七学位论文3.1.4.4 单个晶体管亚阈值漏电流和栅极漏电流比较.-25-3.1.5双阈值多米诺电路门控技术改进.-26-3.1.5.1 110 的漏电流.-26-3.1.5.2 25 的漏电流.-27-3.2 休眠管多米诺电路.-29-321休眠管技术原理.29322休眠管技术改进.29323仿真结果.-31-3.2.3.1 动态功耗比较.323.2.3.2 漏电流比较.-33-3.3 多电源电压多米诺电路.353.3.1 多电源电压技术.-35-332多电压技术改进.-36-3.3.3 仿真结果.-38-3.4 本章小结.-40-第4章多米诺电路新型优化方法.-41-4.1 电荷自补偿多米诺电路.-414.1.1电荷自补偿技术原理.-41-4.L2仿真结果.-43-4.2 PN混合下拉网络多米诺电路.48.421 PN混合下拉网络技术.-48-422仿真结果.-50-4.3 源跟随求值多米诺电路.-53-431源跟随求值技术原理.-53-432源跟随求值技术改进.-54-4.3.3仿真结果.-55-44最优保持管多米诺电路.-58-441最优保持管技术原理.-58-4.4.1.1 低电源电压保持管技术.-58-4.4.1.2 衬底偏置保持管技术.-59-4.4.2仿真结果.-60-4.4.2.1低电源电压保持管技术的有效性.-60-4.4.2.2衬底偏置保持管技术的有效性.-60-14.2.3最优保持管技术.-61-4.5本章小结.-62-第5章工艺参数和温度浮动对多米诺电路性能影响.-65-5.1三种重要的工艺参数浮动.-65-5.L1栅长L浮动.-65-5.L2栅氧化层厚度G浮动.-66-5.1.3沟道掺杂浓度Nm浮动.-66-5.2 工艺参数和温度的浮动与阈值电压的关系.-66-5.2.1 工艺参数浮动与阈值电压的关系.665.2.2 温度与阈值电压的关系.-67-目录5.3 蒙特卡罗分析.-68-53.1蒙特卡罗方法介绍.-68-532多参数蒙特卡罗方法.-69-5.4 工艺参数和温度浮动对双阈值多米诺电路特性的影响.-69541两种典型温度下工艺参数浮动对多米诺电路漏电流特性的影响695.4.2工艺参数和温度同时浮动对多米诺电路功耗和延迟的影响.-71-5.5 抗工艺参数和温度浮动技术研究.-74-551增加栅长.-74-552衬底偏置.-75-5.6 本章小结.76第6章基于人工神经网络的多米诺电路性能评估.776.1 小波神经网络介绍.-78-6.1.1 小波神经网络的构造.-78-6.1.2 小波神经网络的要素和特点.-79-6.2 基于小波神经网络的多米诺电路优化技术的评估系统.-79.621评估系统的性质.-79-6.2.2评估系统的算法.-SO-63 仿真结果与分析.-81-631仿真结果.-82-6.3.1 结果分析.836.4 工艺和温度多参数浮动对评估结果的影响.-846.5 本章小结.86-第7章低功耗高性能多米诺芯片设计.-87-7.1 Domino芯片设计流程.-87-7.2 Domino芯片整体架构.-88-7.2.1 Domino 芯片版图.-89-7.2.2 Domino 芯片管脚图.-89-7.23 10复用设计.-90-724功耗独立性设计.-91-7.3 D-ALU 设计.-92-7.3.1 D-ALU整体架构.947.3.2 DAdder 设计.-94-733 D-ALU后置时钟设计.-95-7.3.3.1 后置时钟工作原理.-96-7.3.3.2 延迟时钟单元的设计.-967.3.3.3 D-ALU后置时钟总体结构.-97-7.3.4 D-ALU的功耗和性能优化.-98.73.5 DALU仿真结果.-99-7.4本章小结.-99-第8章3D多米诺电路设计.-101-8.1 3D集成电路的优点与挑战.-101-8.23D多米诺电路的工艺实现.-103-m北京工业大学T学博士学位论文821硅通孔技术.-103-8.2.1.1 硅通孔(TSV,Through-Silicon-Via).-103-8.2.1.2 使用 FEOL 先通孔.104-8.2.1.3 TSV 工艺实现.-105-8.2.2 减薄技术.-105-8.2.3 金属键合.-105-83 3D多米诺电路设计.-106-8.3.1 3D集成电路项目整体结构.-106-832 3D集成电路设计软件.-106-8.3.3 3D多米诺电路设计技术关键.-107-8.3.3.1 键合金属层对称.-107-8.3.3.2 虚假 TSV.-108-8.3.3.3 10 压焊块.-108-8.3.4 3D Zipper多米诺全加器设计.-109-8.4 本章,结.-111-结论.-113-参考文献.-115-附录一 BSIM4 32 NM 模型.-123-附录二 BSIM4 45 NM 模型.-125-附录三BSIM4 65 NM 模型.-127-攻读博士学位期间发表的学术论文.-129-致谢.-133-IV第1章绪论第1章绪论随着集成电路工业的高速发展,集成电路的规模不断扩大,集成度不断提高,芯片功耗不断增大。急剧增加的功耗带来了使用成本，散热，可靠性等一系列问 题，限制了集成电路性能的进一步改善。尤其是大量便携式系统，如笔记本电脑,手机，车载设备等出现之后，对低功耗要求更加迫切。所以功耗已成为继传统二 维要素（速度、面积）之后的第三维要素，成为集成电路发展的关键之一山。作为高性能处理器和存储器最主流的动态逻辑电路，多米诺电路被广泛应用 于处理器的关键路径部分和存储器的中，因此，低功耗高性能多米诺电路设计对 提高处理器和存储器综合性能具有重大意义网图。众所周知，处理器和存储器 芯片是现代各种计算机设备的核心部件，它们代表了当今集成电路产业芯片设计 的最高水平。因此，低功耗高性能多米诺电路己成为目前集成电路设计和研究 的热点之一，学术界和工业界均投入了大量的精力。本章内容包括：课题的研究背景和意义、多米诺电路研究的现状、本文的主 要研究内容、论文的整体结构。L1课题背景及课题意义1.1.1集成电路的发展图1/DRAM发展趋势FscfPr/uE所:oo?2aM200920102011201120132014201sDRAid 与 Pirrh(nm)5045403(322825MPU AtICMttai l 仅费;PlKh M6S5952454Gli322825XIPU Physical Gafw Lefffrt fnm)252330181614131110DRAif Product TabltCtfff area factor a666666666Cefl arte Ca=aCJ 7加。0.0240.0150.0150.0120.00960.00770.00610.00480.0038CM array arm at produaM(%cf chip 三汕:56.08%56.08%56.08%56逸%除08%56.08%56.08%56.08%56.08%Gwrnrtpw at prorfuEw f2G262G霸4G4G8G8G8GFuncnarc per dr卯2.1521521542942938.59898.59Fig 1-1 Development trends of DRAM自本世纪50年代，德克萨斯仪器公司制造出第一块集成电路以来，集成电 路从最初的电子管、晶体管、中小规模集成电路、超大规模集成电路，到当今市 场主流的专用集成电路（ASIC）和可编程逻辑器件（CPLD）,始终遵循着摩尔 定律（Moore Law）向着速度更快、集成度更高、规模更大的方向不断前进。集 成电路的发展带动了整个信息技术和电子技术的发展，使得今天的计算机在速 度、容量和可靠性等方面提高了几个数量级久图1-1是国际半导体协会发布的 国际半导体技术路线（ITRS）17,该图指出DRAM芯片的最小特征尺寸以每年北京工业大学T学博士学位论文14.1%的速度减小，时钟频率每三年翻一倍;到2015年，特征尺寸将减小到25nm,时钟频率达到8GHz。1.1.2集成电路的功耗问题Trnnd:Memory State Poww Trend:Logic S*PowerEl Trend:Memory Dynamic Power EZJ Trend:Logic Dynamic Power(2Bfiwnt Dynarmc plus State PowerFigure SYSD6 SOC Consumer Portable Power Consumption Trends图12SOC功耗趋势Fig 1-2 Trend of SOC power consumption在集成电路发展之初，由于电路本身规模不大，电路功耗问题不是十分突出,设计者首先考虑的是芯片的性能和面积，如Intel公司于1971年推出的第一代4 位处理器4004,采用10um工艺，主频740KHz,仅2300个晶体管，基本谈不 上功耗问题，更不需要使用特殊的封装和散热装置。但是，随着半导体工艺和电 子设计自动化（EDA）技术的进步，集成电路制造工艺的不断提高，其规模越来 越大，甚至出现了集成整个系统功能的片上系统（SOC）,使得单个芯片的功耗 在飞速增加。仍以处理器为例,2009年9月Intel公司发布的四核酷睿i7处理器,采用45nm工艺，主频2.94GHz,虽然采用了 Intel最新的原生四核心设计、8MB 三级缓存、支持超线程、集成内存控制器、三通道DDR3内存、QPI总线、SSE4.2 指令集等新技术，处理器仍然集成了 7.31亿个晶体管，其功耗达到95W。因此 需要强力风扇进行散热，而酷睿i7采用的利于散热的封装LGA1366,在芯片生 产成本中也占据了相当大比例同。根据国际半导体协会给出的国际半导体技术路 线（ITRS）,低功耗设计已经成为集成电路设计面临的主要挑战之一1刀。图1-2 给出了未来SOC芯片的功耗要求（图例实线），而柱状条是芯片总功耗。由图1-2 可见，2007年之后实际的芯片功耗都将大大超出实际要求。芯片不断增长的功耗会引发以下问题叫1）可靠性2-第1章绪论随着设计复杂性的加深和IC性能的提高，单片集成封装电路的功耗呈逐年 上升趋势，而高性能处理器的功耗问题尤其突出。尽管采用了各种制冷措施来维 持系统的正常运行，但功耗转化的焦尔热仍将对电路性能产生很大影响。功耗的 上升意味着芯片温度上升，载流子的迁移率发生变化，当到一定程度时，电路将 无法正常工作。这将直接影响到复杂系统的性能并进而降低整个系统的可靠性，尤其对那些生命周期长和可靠性要求高的电子产品，功耗的挑战己经十分严重2）电池技术驱动低功耗技术的一个重要因素是电池技术的发展滞后。近十年来，便携式 电脑、移动通讯工具等得到了蓬勃发展，这些产品均依靠电池供电，而电池寿命 与功耗有直接的关系，因此电池技术成为限制功耗的关键因素之一。在便携式电 子产品中，电池往往成为最笨重的部件。一方面是因为电池的容量是有限的；另 一方面，从安全角度考虑，电池容量大幅度地提高容易引起爆炸【口。为了减轻电 池的负担，需要设计出更小、更轻、功耗更低、更耐用的电子产品。尽管电池技 术也一直在提高，但与半导体和通信产业的飞速发展相比，它的供电能力一直是 笔记本电脑、手机等设备广泛使用的瓶颈。3）封装和散热功耗对芯片的封装成本有直接影响。功耗小于1W时可以采用塑料封装1必,功耗大于10W时必须采用陶瓷封装，而功耗增加达到数十瓦时，必须设计相应 的散热系统”叫如风扇等，大大增加了成本。4）环保环境保护是低功耗设计的另一个目的。现代办公自动化需消耗大量的电能，而它们与电路有直接的关系。美国国会的一个能源小组调查表明办公自动化 消耗的功耗比例从1993年的5%增加到2000年的10%,其中的重要原因是计算 机数量的成倍增长。由于电力生产会导致环境污染，因此如何有效提高计算机系 统的能源利用率成为环境保护中需要考虑的一个方面。另外，随着集成电路工艺进入深亚微米以后，功耗组成发生了变化，以漏功 耗为主的静态功耗已经逐步成为芯片功耗中不可忽视的重要部分。芯片的静态功 耗的大小基本取决于单个晶体管的漏功耗大小以及晶体管的数量。随着处理器集 成的晶体管越来越多，处理器的漏功耗也不可避免地越来越大。并且与动态功耗 不同，单个晶体管的漏功耗大小随着工艺进步而呈指数增长。因此，即便在同样 的晶体管数目下，静态功耗也会随着工艺进步而占越来越重要的比例【力图13 给出了 Intel公司提供的处理器功耗的发展趋势叫从图中可以看出，随着工艺 的进步，动态功耗和静态功耗都有显著增大的趋势。但是，当工艺尺寸进入深亚 微米之后，静态功耗增长的幅度更大，奔腾4及后续开发的处理器（90nm及其 以下工艺），静态功耗问题尤为突出。由以上分析可以看出，低功耗设计技术，3-北京工业大学工学博士学位论文尤其是低漏功耗设计技术至关重要。图13 Intel CPU静态功耗趋势Fig 1-3 Trend of Intel CPU static power1.1.3多米诺电路介绍图14(a)标准N型多米诺电路(b)标准P型多米诺电路Fig 1-4(a)Standard N type domino circuits(b)Standard P type domino circuits随着家用和商用多媒体技术的日新月异，以及航天、地球空间物理研究、海 洋探测，军事信息化的高速发展，人们对电子设备的性能提出了新的要求。作为 这些高端电子设备心脏的处理器和存储器成为发展的重中之重，最大化地追求性 能成为高性能处理器和存储器发展的必然特点。在此背景下，多米诺电路应运而 生，1982 年，贝尔实验室的 R.H.Krambeck,Charles M.Lee 和 Hung-Fai Stephen Law 三人【均，提出了多米诺电路结构，见图1-4所示，多米诺电路以速度快、版图面 积小的优势被大量应用于微处理器的关键路径和存储器中。但是，随着集成电路工艺的发展，多米诺电路在应用过程中暴露了一系列问-4-第1章绪论题，这已成为影响多米诺电路进一步应用的关键。首先，与静态CMOS电路相 比，多米诺电路存在功耗大、抗噪声能力弱等问题。而且，当集成电路进入深亚 微米之后，工艺控制的难度带来了严重的阈值电压（%）、栅氧化层厚度（G）和沟道掺杂浓度（Nch）等重要工艺参数的随机浮动以及使用过程中温度的随机 变化，由于晶体管的性能对这些参数有强烈的依赖作用，从而导致整个多米诺电 路功耗和性能的不均一性。因此，降低工艺参数和温度浮动的影响已成为电路设 计者面临的挑战。另外，对多米诺电路进行功耗和性能的优化，是通过在不同参 数之间的权衡达到优化目的的。例如，双阈值技术在降多米诺电路功耗的同时,增加了电路的延迟；休眠管技术叼降低了多米诺电路的漏功耗，却增加了电路的 动态功耗。所以，在对多米诺电路进行低功耗优化之前，需要对优化结果进行准 确评估，判断其是否满足功耗，速度等指标的多重设计约束，从而有效的减小设 计迭代次数和设计时间。而且，近年来，3D集成技术越加成熟，它以短互连线,高集成度，多功能模块、器件交叉集成的特点，受到设计者的青睐，也为新结构 多米诺电路的设计提供了崭新的平台和发展空间。针对多米诺电路所存在的上述问题，本文提出了“低功耗高性能多米诺集成 电路研究”的论文课题。论文对多米诺电路传统和新型优化技术进行了深入研究,并应用这些优化技术设计了 8位低功耗高性能多米诺ALU,同时结合3D集成技 术，设计了 3D Zipper多米诺全加器，为今后的多米诺电路设计提供了重要的参 考。图15 RAM中的多米诺电路Fig 1-5 Domino circuits in RAM-5-北京工业大学T学博士学位论文图16 Intel Pentium 4 CPU中多米诺电路结构Fig 1-6 Domino circuits in Intel Pentium 4 CPU1.2国内外相关领域的研究进展由于多米诺电路在高速微处理器和存储器中的广泛应用，工业界和学术界在 其研究工作上投入了大量的时间与精力。Intel公司在微处理器的流水线结构和 Cache中大量应用了多米诺电路以提高电路的性能，如Pentium 4处理器（见图 1-5）,酷睿处理器和服务器专用四核处理器Itanium等。2009年，Intel公司在 年会上表示，将在今后两年的全部精力集中在“功耗性能效率”的概念推广上,以期得到低功耗、高性能的电路结构，其中包括重中之中的多米诺电路结构。-6-第1章绪论其它业内知名公司，如IBM公司在2008年8月发布新一代32nm工艺SRAM,进一步优化了位线中的多米诺或门逻辑(见图15),使其适用于先进工艺生产“明国外众多知名高校也致力于多米诺电路的研究，如加州大学伯克利分校 Nikolic教授的课题组着眼于多米诺电路版图和功耗的优化【叫；斯坦福大学 McCluskey教授的课题组针对多米诺电路的可靠性，提出了在不同温度和不同电 压下，检测多米诺电路失效性的新方法口可；威斯康辛大学Kursun教授的课题组 应用FinFET结构，搭建了新结构的多米诺电路四5；哈佛大学Wei教授的课题 组则在探测器的设计中，应用多米诺逻辑极大的提高了系统的性能】。研究者对 多米诺电路的设计优化涉及版图，功耗，性能，可靠性等方方面面。但是，当集 成电路工艺进入亚微米甚至深亚微米之后，业界对多米诺电路的研究主要集中在 低动态功耗、低漏电流和高稳定性三个方面，特别是当功耗和稳定性成为决定微 处理器和存储器性能优劣的决定因素之后，这三方面显得更加突出，具体如下所 述。动态功耗方面：Shieh等人网提出了多电源电压多米诺门结构，即在多米 诺电路中使用低电源电压以降低动态功耗。基于动态功耗与输出逻辑摆幅的依赖 关系，Vblkan【2。】等人通过在电路中插入上拉管或下拉管来降低输出点的逻辑摆 幅，提出了低摆幅多米诺电路。另外，王欣等人通过调整下拉网络的NMOS 的尺寸以优化多米诺电路的动态功耗。孟一聪等人囱提出的时钟门控技术也是降 低多米诺电路动态功耗的常用解决方法，即通过时钟控制系统切断处于休眠状态 的多米诺电路的时钟信号以节省功耗。漏功耗方面：Kao等人2刃提出的双阈值多米诺电路，该技术是对同一个多米 诺电路中的位于不同路径的晶体管采用不同的阈值电压，以降低电路的漏电流，从而降低电路的亚阈值漏功耗。Seongmoo等人基于亚阈值漏电流的堆栈效应,提出了堆栈多米诺电路。Hamzaoglu等人冏提出利用漏电流特性更好的PMOS 网络求值的P型多米诺电路。最近，Agarwal等人同提出了一种低栅极漏电流的 多米诺电路，使之在休眠状态截止，从而降低了栅极漏电流。电路稳定性方面：(1)工艺浮动容限。工艺参数的浮动是由Srivastava等人 以订于2002年提出的，用于分析亚阈值漏电流由此引起的不稳定性，但当时未引 起广泛的关注。直到近两年，工艺水平的发展使参数的浮动对电路性能的影响日 益明显。Anis等人28从理论上具体研究了工艺参数的浮动的原因及对漏电流的 影响。Chandorkar等人网比较了静态电路、传输门电路、互补传输门电路等不同 电路形式受工艺参数的浮动的影响。(2)温度容限。由于亚阈值漏电流和栅极漏 电流对温度的依赖关系不同，随温度的增加，亚阈值漏电流呈指数倍增加，而栅 极漏电流的变化并不明显，所以不同温度下漏电流特性也不同。所以多米诺电路 在室温和工作温度的漏功耗特性不同。为此，Kumar等人提