存储器和可编程逻辑器件简介.ppt

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,复习,A/D,转换的,步骤？,取样定理,？,量化误差是不可避免的吗,？如何减小量化误差？,11/9/2025,1,第,8,章 存储器和可编程逻辑器件简介,本章内容：,随机存取存储器,RAM,和只读存储器,ROM,的结构、工作原理及存储器,容量扩展,的方法；,可编程阵列逻辑,PAL,、通用阵列,GAL,的结构与特点；,CPLD,和,FPGA,的结构特点；,可编程逻辑器件的开发与应用技术。,11/9/2025,2,8.1,半导体存储器,数字系统中用于存储大量二进制信息的器件是存储器。,穿孔卡片纸带磁芯存储器半导体存储器,半导体存储器的优点：容量大、体积小、功耗低、存取速度快、使用寿命长等。,半导体存储器按照内部信息的存取方式不同分为两大类：,1,、只读存储器,ROM,。用于存放永久性的、不变的数据。,2,、随机存取存储器,RAM,。用于存放一些临时性的数据或中间结果，需要经常改变存储内容。,11/9/2025,3,8.1.1,随机存取存储器（,RAM,）,随机存取存储器又叫随机读,/,写存储器，简称,RAM,，指的是可以从任意选定的单元读出数据，或将数据写入任意选定的存储单元。,优点：读写方便，使用灵活。,缺点：掉电丢失信息。,分类：,SRAM,（静态随机存取存储器）,DRAM,（动态随机存取存储器）,11/9/2025,4,1.,RAM,的结构和读写原理,（,1,）,RAM,的结构框图,图,8-1 RAM,的结构框图,I/O,端画,双箭,是因为数据即可由此端口读出，也可写入,11/9/2025,5,存储矩阵,共有,2,8,（,256,）,行,2,4,（,16,）,列共,2,12,（,4096,）,个信息单元（即字）,每个信息单元有,k,位二进制数（,1,或,0,）,存储器中存储单元的数量称为,存储容量,（字数,位数,k,）。,11/9/2025,6,地址译码器,行,地址译码器：输入,8,位行地址码，输出,256,条行选择线（用,x,表示）,列,地址译码器：输入,4,位列地址码，输出,16,条列选择线（用,Y,表示）,11/9/2025,7,读写控制电路,当,R/W,=0,时，进行,写入,(Write),数据操作。,当,R/W=1,时，进行,读出,(Read),数据操作。,11/9/2025,8,图,8-2 RAM,存储矩阵的示意图,2564,（,256,个字，每个字,4,位）,RAM,存储矩阵的示意图。,如果,X,0,Y,0,1,，则选中第一个信息单元的,4,个存储单元，可以对这,4,个存储单元进行读出或写入。,11/9/2025,9,（,2,）,RAM,的读写原理,（以图,8,1,为例）,当,CS=,时，,RAM,被选中工作。,若,A,11,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,=000000000000,表示选中列地址为,A,11,A,10,A,9,A,8,=0000,、行地址为,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,=00000000,的存储单元。,此时只有,X,0,和,Y,0,为有效，则选中第一个信息单元的,k,个存储单元，可以对这,k,个存储单元进行读出或写入。,11/9/2025,10,若此时,R/W,1,，则执行,读,操作，将所选存储单元中的数据送到,I/O,端上。,若此时,R/W=0,时，进行,写,入数据操作。,当,CS=1,时，不能对,RAM,进行读写操作，所有端均为,高阻态,。,11/9/2025,11,（,3,）,RAM,的存储单元按工作原理分为：,静态存储单元,：利用基本,RS,触发器存储信息。保存的信息不易丢失。,动态存储单元,：利用,MOS,的栅极电容来存储信息。由于电容的容量很小，以及漏电流的存在，为了保持信息，必须定时给电容充电，通常称为,刷新,。,11/9/2025,12,2.,静态读写存储器,（,SRAM,）,集成电路,6264,简介,采用,CMOS,工艺制成，存储容量为,8K8,位，典型存取时间为,100ns,、电源电压,5V,、工作电流,40mA,、维持电压为,2V,，维持电流为,2A,。,8K=2,13,，有,13,条地址线,A,0,A,12,；,每字有,位，有,条数据线,I/O,0,I/O,7,；,图,8-3 6264,引脚图,四条控制线,11/9/2025,13,表,8-,6264,的工作方式表,3.,Intel2114A,是,1 K,字,4,位,SRAM,，它是双列直插,18,脚封装器件，采用,5V,供电，与,TTL,电平完全兼容。,4.,Intel 2116,是,16 K1,位动态存储器（,DRAM,），是典型的单管动态存储芯片。它是双列直插,16,脚封装器件，采用,+12V,和,5V,三组电源供电，其逻辑电平与,TTL,兼容。,11/9/2025,14,存储器的应用,1.,存储器容量的扩展,存储器的容量：字数,位数,位扩展（即字长扩展）：将多片存储器经适当的连接，组成位数增多、字数不变的存储器。,方法：用同一地址信号控制,n,个相同字数的,RAM,。,11/9/2025,15,例：将,2561,的,RAM,扩展为,2568,的,RAM,。,将,8,块,2561,的,RAM,的所有地址线和,CS,（片选线）分别对应并接在一起，而每一片的位输出作为整个,RAM,输出的一位。,11/9/2025,16,2568RAM,需,2561RAM,的芯片数为：,图,8-10 RAM,位扩展,将,256,1,的,RAM,扩展为,256,8,的,RAM,11/9/2025,17,字扩展,将多片存储器经适当的连接，组成字数更多，而位数不变的存储器。,例：由,10248,的,RAM,扩展为,40968,的,RAM,。,共需四片,10248,的,RAM,芯片。,10248,的,RAM,有,10,根地址输入线,A,9,A,0,。,40968,的,RAM,有,12,根地址输入线,A,11,A,0,。,选用,2,线,-,4,线译码器，将输入接高位地址,A,11,、,A,10,，输出分别控制四片,RAM,的片选端。,11/9/2025,18,图,8-11 RAM,字扩展,由,10248,的,RAM,扩展为,40968,的,RAM,11/9/2025,19,(3),字位扩展,例：将,10244,的,RAM,扩展为,20488 RAM,。,位扩展需,2,片芯片，字扩展需,2,片芯片，共需,4,片芯片。,字扩展只增加一条地址输入线,A,10,，可用一反相器便能实现对两片,RAM,片选端的控制。,字扩展是对存储器输入端口的扩展，,位扩展是对存储器输出端口的扩展。,11/9/2025,20,图,8-12 RAM,的字位扩展,将,10244,的,RAM,扩展为,20488 RAM,11/9/2025,21,第,8,章 存储器和可编程逻辑器件简介,存储器的应用,2,EPROM,的应用,只读存储器（,ROM,）,8.1,半导体存储器,其它类型存储器简介,11/9/2025,22,8.1.2,只读存储器（,ROM,）,1.,固定,ROM,只读存储器所存储的内容一般是固定不变的，正常工作时只能读数，不能写入，并且在断电后不丢失其中存储的内容，故称为只读存储器。,ROM,组成：,地址译码器,存储矩阵,输出电路,图,8-4 ROM,结构方框图,11/9/2025,23,地址译码器有,n,个输入端，有,2,n,个输出信息，每个输出信息对应一个信息单元，而每个单元存放一个字，共有,2,n,个字（,W,0,、,W,1,、,W,2,n,-1,称为字线）。,每个字有,m,位，每位对应从,D,0,、,D,1,、,D,m-1,输出（称为位线）。,存储器的容量是,2,n,m(,字线,位线,),。,ROM,中的存储体可以由二极管、三极管和,MOS,管来实现。,11/9/2025,24,图,8-5,二极管,ROM,图,8-6,字的读出方法,在对应的存储单元内存入的是,1,还是,0,，是由接入或不接入相应的二极管来决定的。,11/9/2025,25,存储矩阵,为了便于表达和设计，通常将图,8-5,简化如图,8-7,所示。,图,8-7 4,4 ROM,阵列图,有存储单元,地址译码器,图,8-5,二极管,ROM,11/9/2025,26,在编程前，存储矩阵中的全部存储单元的熔丝都是连通的，即每个单元存储的都是,1,。,用户可根据需要，借助一定的编程工具，将某些存储单元上的熔丝用大电流烧断，该单元存储的内容就变为,0,，此过程称为编程。,熔丝烧断后不能再接上，故,PROM,只能进行一次编程。,2,可编程只读存储器（,PROM,）,图,8-8 PROM,的可编程存储单元,11/9/2025,27,3,可擦可编程,ROM,（,EPROM,）,最早出现的是用紫外线照射擦除的,EPROM,。,浮置栅,MOS,管（简称,FAMOS,管）的栅极被,S,i,O,2,绝缘层隔离，呈浮置状态，故称浮置栅。,当浮置栅带负电荷时，,FAMOS,管处于导通状态，源极漏极可看成短路，所存信息是,0,。,若浮置栅上不带有电荷，则,FAMOS,管截止，源极漏极间可视为开路，所存信息是,1,。,11/9/2025,28,图,8-,浮置栅,EPROM,(a),浮置栅,MOS,管的结构,(b)EPROM,存储单元,带负电,-,导通,-,存,0,不带电,-,截止,-,存,1,11/9/2025,29,浮置栅,EPROM,出厂时，所有存储单元的,FAMOS,管浮置栅都不带电荷，,FAMOS,管处于截止状态。,写入信息时，在对应单元的漏极与衬底之间加足够高的反向电压，使漏极与衬底之间的,PN,结产生击穿，雪崩击穿产生的高能电子堆积在浮置栅上，使,FAMOS,管导通。,当去掉外加反向电压后，由于浮置栅上的电子没有放电回路能长期保存下来，在的环境温度下，,以上的电荷能保存,年以上。,如果用紫外线照射,FAMOS,管,分钟，浮置栅上积累的电子形成光电流而泄放，使导电沟道消失，,FAMOS,管又恢复为截止状态。为便于擦除，芯片的封装外壳装有透明的石英盖板。,11/9/2025,30,存储器的应用,2,EPROM,的应用,程序存储器、码制转换、字符发生器、波形发生器等。,例：八种波形发生器电路。,将一个周期的三角波等分为,256,份，取得每一点的函数值并按八位二进制进行编码，产生,256,字节的数据。用同样的方法还可得到锯齿波、正弦波、阶梯波等不同的八种波形的数据，并将这八组数据共,2048,个字节写入,2716,当中。,11/9/2025,31,图,8-13,八种波形发生器电路图,波形选择开关,256,进制计数器,存八种波形的数据,经,8,位,DAC,转换成模拟电压。,11/9/2025,32,S,3,S,2,S,1,波 形,A,10,A,9,A,8,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,0,0 0,正弦波,000H,0FFH,0 0 1,锯齿波,100H,1FFH,0 1 0,三角波,200H,2FFH,1 1 1,阶梯波,700H,7FFH,表,8-2,八种波形及存储器地址空间分配情况,S,1,、,S,2,和,S,3,：波形选择开关。,两个,16,进制计数器在,CP,脉冲的作用下，从,00H,FFH,不断作周期性的计数，则相应波形的编码数据便依次出现在数据线,D,0,D,7,上，经,D/A,转换后便可在输出端得到相应波形的模拟电压输出波形。,11/9/2025,33,图,8-14,三角波细分图,下面以三角波为例说明其实现方法。,三角波如图,8-14,所示，在图中取,256,个值来代表波形的变化情况。,在水平方向的,257,个点顺序取值，按照二进制送入,EPROM2716,（,2K,8,位）的地址端,A,0,A,7,，地址译码器的输出为,256,个（最末一位既是此周期的结束，又是下一周期的开始）。,由于,2716,是,8,位的，所以要将垂直方向的取值转换成,8,位二进制数。,11/9/2025,34,表,8-3,三角波存储表,将这,255,个二进制数通过用户编程的方法，写入对应的存储单元，如表,8-3,所示。将,2716,的高三位地址,A,10,A,9,A,8,取为,0,，则该三角波占用的地址空间为,000H,0FFH,，共,256,个。,11/9/2025,35,8.1.4,其它类型存储器简介,1.,EEPROM,用电气方法在线擦除和编程的只读存储器。,存储单元采用浮栅隧道氧化层,MOS,管。,写入的数据在常温下至少可以保存十年，擦除,/,写入次数为,万次,10,万次。,2.,快闪存储器,Flash Memory,采用与,EPROM,中的叠栅,MOS,管相似的结构，同时保留了,EEPROM,用隧道效应擦除的快捷特性。理论上属于,ROM,型存储器；功能上相当于,RAM,。,单片容量已达,64MB,，并正在开发,256MB,的快闪存储器。可重写编程的次数已达,100,万次。,11/9/2025,36,由,Dallas,半导体公司推出，为封装一体化的电池后备供电的静态读写存储器。,它以高容量长寿命锂电池为后备电源，在低功耗的,SRAM,芯片上加上可靠的数据保护电路所构成。,其性能和使用方法与,SRAM,一样，在断电情况下，所存储的信息可保存,10,年。,其缺点主要是体积稍大，价格较高。,此外，还有一种,nvSRAM,，不需电池作后备电源，它的非易失性是由其内部机理决定的。,已越来越多地取代,EPROM,，并广泛应用于通信设备、办公设备、医疗设备、工业控制等领域。,3.,非易失性静态读写存储器,NVSRAM,11/9/2025,37,串行存储器是为适应某些设备对元器件的低功耗和小型化的要求而设计的。,主要特点：所存储的数据是按一定顺序串行写入和读出的，故对每个存储单元的访问与它在存储器中的位置有关。,4.,串行存储器,5.,多端口存储器,MPRAM,多端口存储器是为适应更复杂的信息处理需要而设计的一种在多处理机应用系统中使用的存储器。,特点：有多套独立的地址机构,(,即多个端口,),，共享存储单元的数据。,多端口,RAM,一般可分为双端口,SRAM,、,VRAM,、,FIFO,、,MPRAM,等几类。,11/9/2025,38,表,8-4,常见存储器规格型号,类型,容量,SRAM,EPROM,EEPROM,FLASH,NVSRAM,双口,RAM,2 K8,6116,2716,2816,DS1213B,7132/7136,4 K8,2732,DS1213B,8 K8,6264,2764,2864,DS1213B,16 K8,27128,32 K8,62256,27256,28256,28F256,DS1213D,64 K8,27512,28512,28F512,128 K8,628128,27010,28010,28F010,DS1213D,256 K8,628256,27020,28020,28F020,512 K8,628512,27040,28040,28F040,DS1650,1 M 8,6281000,27080,28080,28F080,11/9/2025,39,第,8,章 存储器和可编程逻辑器件简介,复杂的可编程逻辑器件,（,CPLD,）,普通可编程逻辑器件,8.2,可编程逻辑器件,(PLD),简介,现场可编程门阵列（,FPGA,）,概述,11/9/2025,40,8.2.1,概述,8.2,可编程逻辑器件,(PLD),简介,1.PLD,在数字集成芯片中的位置,数字,SSI,、,MSI,集成,LSI,、,VLSI,电路,ASIC,全定制,ASIC,门阵列,半定制,ASIC,标准单元,PLD,11/9/2025,41,（,1,）数字集成电路按照芯片设计方法的不同分类：,通用型,SSI,、,MSI,集成电路；,LSI,、,VLSI,集成电路，如微处理器、单片机等；,专用集成电路,ASIC,（,LSI,或,VLSI,）。,11/9/2025,42,（,2,）,ASIC,分类,全定制,ASIC,：硅片没有经过预加工，其各层掩模都是按特定电路功能专门制造的。,半定制,ASIC,：按一定规格预先加工好的半成品芯片，然后再按具体要求进行加工和制造，包括门阵列、标准单元和可编程逻辑器件,(,PLD,),三种。,11/9/2025,43,2.,可编程逻辑器件,(PLD),（,1,）定义：,PLD,是厂家作为一种通用型器件生产的半定制电路，用户可以利用软、硬件开发工具对器件进行设计和编程，使之实现所需要的逻辑功能。,（,2,）,PLD,的基本结构框图,其中输入缓冲电路可产生输入变量的原变量和反变量，并提供足够的驱动能力。,11/9/2025,44,（,3,）按集成度分类：,低密度,PLD(LDPLD),：结构简单，成本低、速度高、设计简便，但其规模较小,(,通常每片只有数百门,),，难于实现复杂的逻辑。,按编程部位分类,LDPLD,分类,与阵列,或阵列,输出电路,可编程类型,可编程只读存储器,PROM,固定,可编程,固定,半场可编程,现场可编程逻辑阵列,FPLA,可编程,可编程,固定,全场可编程,可编程阵列逻辑,PAL,可编程,固定,固定,半场可编程,通用阵列逻辑,GAL,可编程,固定,逻辑宏单元（,OLMC,）,半场可编程,11/9/2025,45,高密度,PLD(HDPLD),：,分类,结构形式,类型,可擦除可编程逻辑器件,(EPLD),与或阵列,阵列型,复杂可编程逻辑器件,(CPLD),与或阵列,阵列型,现场可编程门阵列,(FPGA),门阵列,单元型,（,4,）,PLD,器件的优点,缩短设计周期，降低设计风险,高可靠性和可加密性,降低了产品生产的总费,11/9/2025,46,（,5,）常采用可编程元件,(,存储单元,),的类型：,一次性编程的熔丝或反熔丝元件；,紫外线擦除、电可编程的,EPROM(UVEPROM),存储单元，即,UVCMOS,工艺结构；,电擦除、电可编程存储单元，一类是,E,2,PROM,即,E,2,CMOS,工艺结构，另一类是快闪,(Flash,),存储单元；,基于静态存储器,(SRAM),的编程元件。,其中，类和类目前使用最广泛。,11/9/2025,47,图,8-15,几种常用逻辑符号表示方法,（,a,）输入缓冲器（,b,）,与门,（,c,）,或门（,d,）,三种连接,（,6,）几种常见的逻辑符号表示方法,11/9/2025,48,8.2.2,普通可编程逻辑器件,1.,可编程阵列逻辑（,PAL,）,（,1,）,PAL,的结构,与阵列,可编程；,或阵列,固定,输出电路,固定,图,8-16 PAL,的结构,11/9/2025,49,（,2,）,PAL,的输出结构,专用输出结构。输出端只能输出信号，不能兼作输入。只能实现组合逻辑函数。目前常用的产品有,PAL10H8,、,PAL10L8,等。,11/9/2025,50,可编程,I/O,结构。输出端有一个三态缓冲器，三态门受一个乘积项的控制。,当三态门禁止，输出呈高阻状态时，,I/O,引脚作输入用；,当三态门被选通时，,I/O,引脚作输出用。,11/9/2025,51,寄存器输出结构。输出端有一个,D,触发器，在使能端的作用下，触发器的输出信号经三态门缓冲输出。能记忆原来的状态，从而实现时序逻辑功能。,11/9/2025,52,异或,寄存器型输出结构。,输出部分有两个或门，它们的输出经异或门后再经,D,触发器和三态缓冲器输出，这种结构便于对与或逻辑阵列输出的函数求反，还可以实现对寄存器状态进行维持操作，适用于实现计数器及状态。（,A,0=,A,，,A,1=,A,）,11/9/2025,53,（,3,）,PAL,的命名,PAL,共有,21,种，通过不同的命名可以区别。,图,8-17 PAL,的命名,11/9/2025,54,（,4,）,PAL,的优点：,提高了功能密度，节省了空间。通常一片,PAL,可以代替,4,12,片,SSI,或,2,4,片,MSI,。同时，虽然,PAL,只有,20,多种型号，但可以代替,90,的通用器件，因而进行系统设计时，可以大大减少器件的种类。,提高了设计的灵活性，且编程和使用都比较方便。,有上电复位功能和加密功能，可以防止非法复制。,11/9/2025,55,20,世纪,80,年代初，,Lattice,半导体公司研制。,GAL,的结构特点：输出端有一个组态可编程的输出逻辑宏单元,OLMC,，通过编程可以将,GAL,设置成不同的输出方式。这样，具有相同输入单元的,GAL,可以实现,PAL,器件所有的输出电路工作模式，故而称之为通用可编程逻辑器件。,GAL,与,PAL,的区别：,PAL,是,PROM,熔丝工艺，为一次编程器件，而,GAL,是,E2 PROM,工艺，可重复编程；,PAL,的输出是固定的，而,GAL,用一个可编程的输出逻辑宏单元（,OLMC,）做为输出电路。,GAL,比,PAL,更灵活，功能更强，应用更方便，几乎能替代所有的,PA,器件。,2,通用可编程逻辑器件（,GAL,）,11/9/2025,56,GAL,分为两大类：,一类是普通型，它的与、或结构与,PAL,相似，如,GAL16V8,，,GAL20V8,等。,另一类为新型，其与、或阵列均可编程，与,PLA,相似，主要有,GAL39V8,。,例：普通型,GAL16V8,的基本特点。,（,1,）,GAL,的基本结构。,8,个输入缓冲器和,8,个输出反馈,/,输入缓冲器。,8,个输出逻辑宏单元,OLMC,和,8,个三态缓冲器，每个,OLMC,对应一个,I/O,引脚。,11/9/2025,57,GAL16V8,的逻辑图,11/9/2025,58,GAL,器件没有独立的或阵列结构，各个或门放在各自的输出逻辑宏单元（,OLMC,）中。,由,88,个与门构成的与阵列，共形成,64,个乘积项，每个与门有,32,个输入项，由,8,个输入的原变量、反变量（,16,）和,8,个反馈信号的原变量、反变量（,16,）组成，故可编程与阵列共有,3288=2048,个可编程单元。,系统时钟,CK,和三态输出选通信号,OE,的输入缓冲器。,11/9/2025,59,OLMC,的逻辑图,（,2,）,输出逻辑宏单元（,OLMC,）的结构,11/9/2025,60,或门：有,8,个输入端，和来自与阵列的,8,个乘积项（,PT,）相对应。,异或门：用于选择输出信号的极性。,D,触发器：使,GAL,适用于时序逻辑电路。,4,个多路开关（,MUX,）：在结构控制字段作用下设定输出逻辑宏单元的状态。,11/9/2025,61,图,8-18 GAL,的结构控制字,（,3,）,GAL,的结构控制字,XOR,（,n,）,：输出极性选择位。共有,8,位，分别控制,8,个,OLMC,的输出极性。异或门的输出,D,与它的输入信号,B,和,XOR,（,n,）,之间的关系为：,D,BXOR,当,XOR,0,时，即,D=B,；,当,XOR,1,时，即,D=B,11/9/2025,62,SYN,（,n,）,：时序逻辑电路,/,组合逻辑电路选择位。,当,SYN,0,时，,D,触发器处于工作状态，,OLMC,可为时序逻辑电路；,当,SYN=1,时，,D,触发器处于非工作状态，,OLMC,只能是组合逻辑电路。,注意：当,SYN,0,时，可以通过其它控制字，使,D,触发器不被使用，这样便可以构成组合逻辑输出。但只要有一个,OLMC,需要构成时序逻辑电路时，就必须使,SYN,0,。,AC0,、,AC1,（,n,）,：与,SYN,相配合，用来控制输出逻辑宏单元的输出组态。,11/9/2025,63,（,4,）,GAL,的,5,种工作模式,SYN,AC0,AC1,XOR,功 能,输出极性,1,0,1,/,组合逻辑专用输入三态门禁止,/,1,0,0,0,1,组合逻辑专用输出,低有效,高有效,1,1,1,0,1,组合逻辑带反馈双向,I/O,输出,低有效,高有效,0,1,1,0,1,时序逻辑组合,I/O,输出,低有效,高有效,0,1,0,0,1,时序逻辑寄存器输出,低有效,高有效,只要写入不同的结构控制字，就可以得到不同类型的输出电路结构。,11/9/2025,64,8.2.3,复杂的可编程逻辑器件（,CPLD,）,基本包含三种结构：,CPLD,是阵列型高密度可编程控制器，其基本结构形式和,PAL,、,GAL,相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比,PAL,和,GAL,大得多。,逻辑阵列块,（,LAB,）,可编程,I/O,单元,可编程连线阵列,（,PIA,）,。,11/9/2025,65,图,8-19 CPLD,的结构图,11/9/2025,66,逻辑阵列块,（,LAB,）,一个,LAB,由十多个宏单元的阵列组成。,每个宏单元由三个功能块组成：,逻辑阵列,乘积项选择矩阵,可编程寄存器,它们可以被单独的配置为时序逻辑或组合逻辑工作方式。,如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。,11/9/2025,67,可编程,I/O,单元,I/O,端常作为一个独立单元处理。通过对,I/O,端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。,可编程连线阵列,在各,LAB,之间以及各,LAB,和,I/O,单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。,11/9/2025,68,8.2.4,现场可编程门阵列（,FPGA,）,是,20,世纪,80,年代中期出现的高密度,PLD,。,采用类似于掩模编程门阵列的通用结构，其内部由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。它具有密度高、编程速度快、设计灵活和可再配置等许多优点，因此,FPGA,自,1985,年由,Xilinx,公司首家推出后，便受到普遍欢迎，并得到迅速发展。,FPGA,的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的,SRAM,或熔丝图上。基于,SRAM,的,FPGA,器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的,EPROM,、,E,2,PROM,或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。,11/9/2025,69,图,8-20 FPGA,的基本结构,11/9/2025,70,FPGA,的基本结构：,可编程逻辑模块,CLB,输入输出模块,IOB,互连资源,IR,可编程逻辑模块,CLB,结构形式：,查找表结构,多路开关结构,多级与非门结构。,电路组成：,逻辑函数发生器,触发器,数据选择器,信号变换,11/9/2025,71,可编程输入输出模块,(IOB),IOB,主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周；提供了器件引脚和内部逻辑阵列的接口电路。每一个,IOB,控制一个引脚,(,除电源线和地线引脚外,),，将它们可定义为输入、输出或者双向传输信号端。,11/9/2025,72,可编程互连资源,(IR),包括各种长度的连线线段和一些可编程连接开关。,连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。,互连线按相对长度分为单线、双线和长线三种。,11/9/2025,73,第,8,章 存储器和可编程逻辑器件简介,2.,可编程逻辑器件的开发方法,1.,电子系统的设计方法,8.2,可编程逻辑器件,(PLD),简介,3.,应用简介,8.2.5,可编程逻辑器件的开发与应用,本章小结,11/9/2025,74,8.2.5,可编程逻辑器件的开发与应用,8.2,可编程逻辑器件,(PLD),简介,1.,电子系统的设计方法,传统的系统设计方法为自底向上。,采用可编程逻辑器件设计系统时，可基于芯片设计，可利用,电子设计自动化,（,EDA,）,工具,来完成。必须具备三个条件：,必须基于功能强大的,EDA,技术；,具备集系统描述、行为描述和结构描述功能为一体的硬件描述语言；,高密度、高性能的大规模集成可编程逻辑器件。,11/9/2025,75,可编程逻辑器件的软件开发系统支持两种设计输入方式：,图形设计输入；,硬件描述语言输入。,现在比较流行的硬件描述语言有,ABEL,和,VHDL,。,计算机对输入文件进行编译、综合、优化、配置操作，最后生成供编程用的文件，可直接编程到可编程逻辑器件的芯片中。,11/9/2025,76,2.,可编程逻辑器件的开发方法,PLD,的开发是指利用开发系统的软件和硬件对,PLD,进行,设计和编程,的过程。,开发系统软件,是指,PLD,专用的编程语言和相应的汇编程序或编译程序。,硬件,部分包括计算机和编程器。,可编程器件的,设计过程,，主要包括设计准备、设计输入、设计处理和器件编程四个步骤，同时包括相应的功能仿真、时序仿真和器件测试三个设计验证过程。如图,8-21,所示。,11/9/2025,77,图,8-21,可编程器件的设计流程图,11/9/2025,78,设计准备,选择系统方案，进行抽象的逻辑设计；,选择合适的器件，满足设计的要求。,低密度,PLD,（,PAL,、,GAL,等）一般可以进行,书面逻辑设计,，然后选择能满足设计要求的器件系列和型号。,器件的选择,应考虑器件的引脚数、资源,速度、功耗以及结构特点。,对于高密度,PLD,（,CPLD,、,FPGA,）,，系统方案的选择通常采用“,自顶向下”的设计方法,。在计算机上完成，可以采用国际标准的,硬件描述语言,对系统进行功能描述，并选用各种不同的芯片进行平衡、比较，选择最佳结果。,11/9/2025,79,设计输入,设计者将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程称为设计输入。,通常有原理图输入、硬件描述语言输入和波形输入等多种方式。,设计处理,从设计输入完成以后到编程文件产生的整个编译、适配过程通常称为设计处理或设计实现。,由计算机自动完成，设计者只能通过设置参数来控制其处理过程。,11/9/2025,80,在,编译,过程中，编译软件对设计输入文件进行逻辑化简、综合和优化，并适当地选用一个或多个器件自动进行适配和布局、布线，最后产生编程用的编程文件。,在设计输入和设计处理过程中往往要进行功能仿真和时序仿真。,功能仿真,是在设计输入完成以后的逻辑功能检证，又称前仿真。它没有延时信息，对于初步功能检测非常方便。,时序仿真,在选择好器件并完成布局、布线之后进行，又称后仿真或定时仿真。时序仿真可以用来分析系统中各部分的时序关系以及仿真设计性能。,11/9/2025,81,器件编程,编程是指将编程数据放到具体的,PLD,中去。对阵列型,PLD,来说，是将,JED,文件“下载”到,PLD,中去；对,FPGA,来说，是将位流数据文件“配置”到器件中去。,11/9/2025,82,3.,应用简介,图,8-22 16,位双向移位寄存器,试用,CPLD,实现一个,16,位双向移位寄存器,，其输入输出如图,8-22,所示。图中,Q,0,Q,15,是,16,位状态变量输出。,D,0,D,15,为,16,位并行置数输入，,CR,是低电平有效的异步清零端，,SR,、,SL,分别是右移或左移串行数据输入端，,S,1,、,S,0,为功能控制端，它们的取值和操作的对照关系如表,8-6,所示。,11/9/2025,83,表,8-6,S,1,、,S,0,功能控制端对照关系表,11/9/2025,84,假若选择型号为,ispLSI 1024,芯片,，它含,24,个通用逻辑模块,（,CLB,）,，且,I,O,单元数量达,163,48,个。由此画出引脚分配图如图,8-23,所示。,器件的选择。,除时钟外，共有,37,个,I,O,信号线。设计者可参照有关数据手册进行选择。,11/9/2025,85,图,8-23 16,位移位寄存器引脚分配图,11/9/2025,86,编写设计输入文件。,本例采用文本输入方式。根据移位寄存器设计要求，编写,VHDL,源文件,如下：,LIBRARY IEEE,；,USE IEEE.STD,LOGIC,1164.ALL,；,ENTITY SHIFT IS,PORT(,S1,，,S0,，,Cr,，,clk,；,IN BIT,；,SR,，,SL,：,IN STD,LOGIC,，,d,：,IN STD,LOGIC,VECTOR(15 DOWNTO 0),；,q,：,OUT STD,LOGIC,VECTOR(15 DOWNTO 0),),；,END SHIFT,；,11/9/2025,87,ARCHITECTURE A OF SHIFT IS,BEGIN,PROCESS,（,clk,cr,）,VARIABLE qq,：,STD,LOGIC,VECTOR(15 DOWNTO 0),；,BEGIN,IF Cr=0 THEN,qq,：,=“0000000000000000”,；,ELSE IF(clk EVENT AND clk=1),IF S1=1 THEN,IF S0=1 THEN,qq,：,=d,；,ELSE,qq(14 DOWNTO 0),：,=qq(15 DOWNTO 1),；,qq(15),：,=SL,END IF,；,11/9/2025,88,ELSE,IF S0=1 THEN,qq(15 DOWNTO 1),：,=qq(14 DOWNTO 0),qq(0),：,=SR,；,ELSE,NULL,；,END IF,；,END IF,；,END IF,；,qC,1,。,当,T,1,和,T,2,导通时，数据线接通，可以对基本存储单元进行读出或写入操作。,C,1,容量很小，充电后电压为,0.2V,左右，该电压维持时间很短，约,2ms,左右既会泄漏，导致信息丢失，故需要刷新。,2.,动态,RAM,集成芯片,2164A,动态,RAM Intel 2164A,是一个,64K1,位的芯片，片内有,65536,个基本存储电路，每个基本存储电路存放,1,位二进制信息。要构成,64KB,的存储器，需要,8,片,2164A,。,2164A,芯片的存储体本应构成一个,256,256,的存储矩阵，为提高工作速度,(,需减少行列线上的分布电容,),，将存储矩阵分为,4,个,128,128,矩阵，每个,128,128,矩阵配有,128,个读出放大器，各有一套,I/O,控制,(,读,/,写控制,),电路。,其引脚结构如下图所示：,图,Intel 2164A,引脚图,A,0,-A,7,：,地址信号的输入引脚，分时接收,CPU,送来的,8,位行、列地址；,：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。,：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址,(,此时应保持为低电平,),；,：写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。,D,IN,：,数据输入引脚；,D,OUT,：数据输出引脚；,V,DD,：,+5V,电源引脚；,Vss,：,地；,N/C,：,未用引脚。,2164A,的读,/,写操作由,WE,信号来控制，,读操作时，,WE,为高电平，选中单元的内容经三态输出缓冲器从,D,OUT,引脚输出；,写操作时，,WE,为低电平，,D,IN,引脚上的信息经数据输入缓冲器写入选中单元。,2164A,没有片选信号，实际上,用行地址和列地址选通信号,RAS,和,CAS,作为片选信号，,可见，片选信号已分解为行选信号与列选信号两部分。,图,2164A,内部结构示