数电 经典 2-组合逻辑电路(培训).ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,2.2,组合逻辑电路的设计,2.3,组合逻辑电路中的竞争冒险,2.4,典型的组合逻辑集成电路,第二章 组和逻辑电路,2.1,组合逻辑电路的分析,2.1,组合逻辑电路的分析,组合电路,：输出仅由输入决定，与电路当前状态无关；电路结构中,无,反馈环路（无记忆）,二,.,组合逻辑电路的分析步骤：,1,、由逻辑图写出各输出端的逻辑表达式；,2,、化简和变换逻辑表达式；,3,、列出真值表；,4,、根据真值表或逻辑表达式，经分析最后确定其功能。,根据已知逻辑电路，经分析确定电路的的逻辑功能。,一,.,组合逻辑电路分析,逻辑图,逻辑表达式,1,1,最简与或表达式,化简,2,2,从输入到输出逐级写出,最简与或表达式,3,真值表,3,4,电路的逻辑功能,当输入,A,、,B,、,C,中有,2,个或,3,个为,1,时，输出,Y,为,1,，否则输出,Y,为,0,。所以这个电路实际上是一种,3,人表决用的组合电路：只要有,2,票或,3,票同意，表决就通过。,4,三、组合逻辑电路的分析举例,例,1,分析如图所示逻辑电路的功能。,1,0,0,1,0,1,1,0,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,C,B,A,0,0,1,1,1,1,0,0,逻辑图,逻辑表达式,真值表,电路的逻辑功能,输入变量的取值中有奇数,个,1,时，,L,为,1,，否则,L,为,0,电路具有为奇校验功能。,例,2,试分析下图所示组合逻辑电路的逻辑功能。,X,=,A,逻辑图,逻辑表达式,X,=,A,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,Z,Y,X,C,B,A,0,0,0,0,1,1,1,1,0,0,1,1,1,1,0,0,0,1,0,1,1,0,1,0,真值表,电路的逻辑功能,这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，,0,表示正数，,1,表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。,逻辑图,逻辑表达式,例,3,：,最简与或 表达式,真值表,用与非门实现,电路的输出,Y,只与输入,A,、,B,有关，而与输入,C,无关。,Y,和,A,、,B,的逻辑关系为：,A,、,B,中只要一个为,0,，,Y=1,；,A,、,B,全为,1,时，,Y=0,。,所以,Y,和,A,、,B,的逻辑关系为与非运算的关系。,电路的逻辑功能,1,、逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；,2,、根据逻辑描述列出真值表；,3,、由真值表写出逻辑表达式,;,5,、画出逻辑图。,4,、根据器件的类型,简化和变换逻辑表达式,二、组合逻辑电路的设计步骤,一、组合逻辑电路的设计,2.2,组合逻辑电路的设计,根据实际逻辑问题，求出所要求逻辑功能的最简单逻辑电路。,例,1,某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站的逻辑电路，,3,个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车，要求当特快列车请求进站时，无论其它两种列车是否请求进站，一号灯亮。当特快没有请求，直快请求进站时，无论慢车是否请求，二号灯亮。当特快和直快均没有请求，而慢车有请求时，三号灯亮。,设：,输入信号,:,I,0,、,I,1,、,I,2,分别为特快、直快和慢车的进站请求信号,且有进站请求时为,1,，没有请求时为,0,。,输出信号,:,L,0,、,L,1,、,L,2,分别为,3,个指示灯的状态，且灯亮为,1,，灯灭为,0,。,输 入,输 出,I,0,I,1,I,2,L,0,L,1,L,2,0,0,0,0,0,0,1,1,0,0,0,1,0,1,0,0,0,1,0,0,1,真值表,逻辑表达式或卡诺图,L,0,=,I,0,逻辑变换,逻辑电路图,真值表,电路功能描述,例,2,：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,设楼上开关为,A,，,楼下开关为,B,，,灯泡为,Y,。,并设,A,、,B,闭合时为,1,，断开时为,0,；灯亮时,Y,为,1,，灯灭时,Y,为,0,。根据逻辑要求列出真值表。,1,穷举法,1,2,逻辑表达式或卡诺图,最简与或表达式,化简,3,2,已为最简与或表达式,4,逻辑变换,5,逻辑电路图,用与非门实现,用异或门实现,真值表,电路功能描述,例：用与非门设计一个举重裁判表决电路。设举重比赛有,3,个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量,A,，,副裁判分别为,B,和,C,；,表示成功与否的灯为,Y,，,根据逻辑要求列出真值表。,1,穷举法,1,2,2,逻辑表达式,3,卡诺图,最简与或表达式,化简,4,5,逻辑变换,6,逻辑电路图,3,化简,4,1,1,1,Y=,AB,+AC,5,6,小结,组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。,组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等,5,种方法来描述，它们在本质上是相通的，可以互相转换。,组合电路的分析步骤：逻辑图,写出逻辑表达式,逻辑表达式化简,列出真值表,逻辑功能描述。,组合电路的设计步骤：列出真值表,写出逻辑表达式或画出卡诺图,逻辑表达式化简和变换,画出逻辑图。,1,、编码器,(Encoder),的概念与分类,编码：,赋予二进制代码特定含义的过程称为编码。,如：,8421BCD,码中，用,1000,表示数字,8,如：,ASCII,码中，用,1000001,表示字母,A,等,编码器：,具有编码功能的逻辑电路。,2.4.1,编码器,编码器的逻辑功能,：,能将每一个编码输入信号变换为不同的二进制的代码输出,。,如,BCD,编码器：将,10,个编码输入信号分别编成,10,个,4,位码输出。,如,8,线,-3,线编码器：将,8,个输入的信号分别编成,8,个,3,位二进,制数码输出。,2.4,若干典型的组合逻辑集成电路,编码器的分类：,普通编码器和优先编码器。,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,2,、编码器的工作原理,普通二进制编码器,I,0,I,1,Y,n,-,1,Y,0,Y,1,1,n,2,-,I,二进制,编码器,2,n,个,输入,n,位二进,制码输出,二进制编码器的结构框图,(1)4,线,2,线普通二进制编码器,1,0,0,0,0,1,0,0,0,0,1,0,0,0,0,1,Y,0,Y,1,I,3,I,2,I,1,I,0,（,b,）逻辑功能表,编码器的输入为高电平有效。,（,a,）逻辑框图,4,输入,二进制码输出,1,1,0,1,1,0,0,0,当,所有的输入都为,1,时，,Y,1,Y,0,=,？,Y,1,Y,0,=00,无法输出有效编码。,结论：普通编码器不能同时输入两个已上的有效编码信号,I,2,=I,3,=,1,I,1,=I,0,=,0,时，,Y,1,Y,0,=,？,Y,1,Y,0,=00,优先编码器的提出：,实际应用中，经常有两个或更多输入编码信号同时有效。,必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。,识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,(2),优先编码器,(42,线优先编码器,),功能表,输 入,输 出,I,0,I,1,I,2,I,3,Y,1,Y,0,1,0,0,0,0,0,1,0,0,0,1,1,0,1,0,1,1,1,高,低,逻辑表达式,输入编码信号高电平有效，输出为二进制代码,输入编码信号优先级从高到低为,I,0,I,3,输入为编码信号,I,3,I,0,输出为,Y,1,Y,0,3,3,2,1,I,I,I,Y,+,=,3,3,2,1,0,I,I,I,I,Y,+,=,优先编码器,CD4532,的示意框图、引脚图,2,、集成电路编码器,该编码器有,8,个信号输入端，三个二进制码输出端，输入和输出均为高电平有效，输入的优先级别从,I,7,I,0,。此外为了便于多个芯片连接起来扩展电路的功能，还设置了高电平有效的输入使能端,EI,和输出使能端,EO,，以及优先编码工作状态标志,GS,。,CD4532,功能表,输 入,输 出,EI,I,7,I,6,I,5,I,4,I,3,I,2,I,1,I,0,Y,2,Y,1,Y,0,GS,EO,L,L,L,L,L,L,H,L,L,L,L,L,L,L,L,L,L,L,L,H,H,H,H,H,H,H,L,H,L,H,H,H,L,H,L,H,L,L,H,H,L,H,H,L,H,L,L,L,H,H,L,L,H,L,H,L,L,L,L,H,L,H,H,H,L,H,L,L,L,L,L,H,L,H,L,H,L,H,L,L,L,L,L,L,H,L,L,H,H,L,H,L,L,L,L,L,L,L,H,L,L,L,H,L,EI,功能：,当,EI=1,时，编码器工作；,EI=0,时，禁止编码器工作，不论输入为何种状态，输出均为低电平且,GS,和,EO,君位低电平。,EO,功能：只有,当,EI=1,，且所有输入都为,0,时，输出为,1,。可与另一片相同芯片的,EI,相连，用以组成更多输入端的优先编码器。,GS,功能：只有,当,EI=1,，且至少,1,个输入都为,1,时，,GS=1,，表明编码器工作。否则,GS=0,。,CD4532,电路图,例：用二片,CD4532,构成,16,线,-4,线优先编码器,其逻辑图如下图所示，试分析其工作原理。,。,0,0,0 0 0 0 0,无编码输出,0,。,1,1,0 0 0 0,0,若无有效电平输入,0 1 1 1,1,若有效电平输入,。,1,0,1 0 0 0,0,若有效电平输入,1 1 1 1,译码器的分类：,译码：,是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号,.(,即电路的某种状态,),1,、译码器的概念与分类,译码器：,具有译码功能的逻辑电路称为译码器。,唯一地址译码器,代码变换器,将一系列代码转换成与之一一对应的有效信号。,将一种代码转换成另一种代码。,二进制译码器,二,十进制译码器,显示译码器,常见的唯一地址译码器：,2.4.2,译码器,/,数据分配器,n,个输入端,使能输入端,2,n,个输出端,设输入端的个数为,n,，,输出端的个数为,M,则有,M,=2,n,2,、译码器的工作原理,二进制译码器结构图,2,线,-4,线译码器的逻辑电路（分析）,L,H,H,H,H,H,L,H,L,H,H,L,H,L,H,H,L,H,H,L,L,H,H,H,L,L,L,L,H,H,H,H,H,Y,3,Y,2,Y,1,Y,0,A,0,A,1,E,输出,输 入,功能表,2,输入变量,A,1,、,A,0,，,4,个输出信号,Y,0,Y,3,，输出低电平有效。,设置使能控制端,E,，当,E=1,，无论,A,1,A,0,取值如何，输出均为,1,，译码器处于非工作状态；当,E=0,时，对应于,A,1,A,0,的某种状态组合，输出中只有一个为,0,，其他均为,1,。,译码器是通过输出端的逻辑电平易识别不同的代码。,(a)74X139,集成译码器,(1),二进制译码器,L,H,H,H,H,H,L,H,L,H,H,L,H,L,H,H,L,H,H,L,L,H,H,H,L,L,L,L,H,H,H,H,H,Y,3,Y,2,Y,1,Y,0,A,0,A,1,E,输出,输 入,功能表,2,、集成电路译码器,74X139,是双,2,线,4,线译码器，两个独立的译码器封装在一个集成芯片中，以上为其中意义的逻辑符号。,逻辑符号说明,逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的,“,”,号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量上面的,“,”,号参与运算则在画逻辑图或验证真值表时，注意将其还原为低有效符号,。,E,1,A,1,1,1,&,&,&,&,Y,0,Y,1,Y,2,Y,3,A,0,Y,0,Y,2,Y,1,Y,3,E,A,1,A,0,(b)74HC138(74LS138),集成译码器,引脚图,逻辑图,74HC138,是,3,线,8,线译码器，有,3,位二进制输入,A,2,、,A,1,、,A,0,，,8,个输出信号,Y,0,Y,7,，输出低电平有效。设置,E,3,、,E,2,、,E,1,3,个使能输入端，为电路功能的扩展提供方便。,利用,3,线,8,线译码器可以构成,4,线,16,线、,5,线,32,线、,6,线,64,线译码器。,74HC138,集成译码器功能表,L,H,H,H,H,H,H,H,H,H,H,L,L,H,H,L,H,H,H,H,H,H,L,H,H,L,L,H,H,H,L,H,H,H,H,H,H,L,H,L,L,H,H,H,H,L,H,H,H,H,L,L,H,L,L,H,H,H,H,H,L,H,H,H,H,H,L,L,L,H,H,H,H,H,H,L,H,H,L,H,L,L,L,H,H,H,H,H,H,H,L,H,H,L,L,L,L,H,H,H,H,H,H,H,H,L,L,L,L,L,L,H,H,H,H,H,H,H,H,H,L,H,H,H,H,H,H,H,H,H,X,H,H,H,H,H,H,H,H,H,A,2,E,3,输 出,输 入,A,1,A,0,由功能表可知，当,E,3,=1,，且,E,2,=E,1,=0,时，译码器处于工作,状态。,L,H,H,H,H,H,H,H,H,H,H,L,L,H,H,L,H,H,H,H,H,H,L,H,H,L,L,H,H,H,L,H,H,H,H,H,H,L,H,L,L,H,H,H,H,L,H,H,H,H,L,L,H,L,L,H,H,H,H,H,L,H,H,H,H,H,L,L,L,H,H,H,H,H,H,L,H,H,L,H,L,L,L,H,H,H,H,H,H,H,L,H,H,L,L,L,L,H,H,H,H,H,H,H,H,L,L,L,L,L,L,H,H,H,H,H,H,H,H,H,L,H,H,H,H,H,H,H,H,H,X,H,H,H,H,H,H,H,H,H,A,2,E,3,输 出,输 入,A,1,A,0,74HC138,逻辑图,例,1,：已知下图所示电路的输入信号的波形试画出译码器输,出的波形。,（,c,）译码器的应用,将输出端与输入端、使,能端的状态一一对应，,结合,74HC138,的功能表，逐列作出输出的波形。,例,2,：用一片,74X139,和四片,74X138,构成,5,线,-32,线译码器,首先列出,5,线,32,线译码器的真值表，再根据真值表分析其功能,输 入,输 出,B,4,B,3,B,2,B,1,B,0,L,0,L,1,L,2,L,3,L,4,L,27,L,28,L,29,L,30,L,31,0,0,0,0,0,0,1,1,1,1,1,1,1,1,1,0,0,0,0,1,1,0,1,1,1,1,1,1,1,1,0,0,0,1,0,1,1,0,1,1,1,1,1,1,1,0,0,0,1,1,1,1,1,0,1,1,1,1,1,1,0,0,1,0,0,1,1,1,1,0,1,1,1,1,1,1,1,0,1,1,1,1,1,1,1,0,1,1,1,1,1,1,1,0,0,1,1,1,1,1,1,0,1,1,1,1,1,1,0,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,0,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,从真值表可以看出，当,B,4,、,B,3,=01,，而,B,2,B,1,B,0,从,000,变化到,111,时，对应的,L,0,L,7,中有一个输出为,0,，其余均为,1,，设置片（,0,）为译码状态，其余,3,片为禁止译码状态，对应的输出,L,8,L,31,全为,1,。,依此类推，当,B,4,、,B,3,=01,，而,B,2,B,1,B,0,从,000,变化到,111,时，对应的,L,8,L,15,分别输出有效信号，设置片（,1,）为译码状态。,当,B,4,、,B,3,=10,和,11,时，分别设置片（,2,）和片（,3,）为译码状态。因此将,5,位二进制码的低,3,位,B,2,B,1,B,0,分别与,4,片,74HC138,的,3,个地址输入端,A,2,A,1,A,0,并接在一起。,高位,B,4,、,B,3,有四种状态组合，因此接入,74HC139,的,2,个地址输入端,A,1,A,0,74HC139,的,4,个低有效输出信号分别接入,4,片,74HC138,的低使能输入端，使,4,片,74HC138,在,B,4,B,3,的控制下轮流工作在译码状态。从而得到,5,线,32,线译码器。,逻辑图如下所示：,用,74X139,和,74X138,构成,5,线,-32,线译码器,3,线,8,线译码器的,含三变量函数的全部最小项。,Y,0,Y,7,基于这一点用该器件能够方便地实现三变量逻辑函数。,例,3,用译码器实现逻辑函数。,.,.,.,当,E,3,=1,，,E,2,=E,1,=0,时,用一片,74HC138,实现函数,首先将函数式变换为最小项之和的形式,在译码器的输出端加一个与非门，即可实现给定的组合,逻辑函数,.,（）,集成二,十进制译码器,74,42,码对应于,的十进制数，由位二进制数,表示由于人们不习惯直接识别二进制数，所以采用二十进制译码器来解决，如常用的集成电路芯片这种译码器有个输入端，个输出端，输出低电平有效,电路图和引脚图如下所示：,功能表,十进,制数,BCD,输入,输 出,A,3,A,2,A,1,A,0,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,Y,8,Y,9,0,L,L,L,L,L,H,H,H,H,H,H,H,H,H,1,L,L,L,H,H,L,H,H,H,H,H,H,H,H,2,L,L,H,L,H,H,L,H,H,H,H,H,H,H,3,L,L,H,H,H,H,H,L,H,H,H,H,H,H,4,L,H,L,L,H,H,H,H,L,H,H,H,H,H,5,L,H,L,H,H,H,H,H,H,L,H,H,H,H,6,L,H,H,L,H,H,H,H,H,H,L,H,H,H,7,L,H,H,H,H,H,H,H,H,H,H,L,H,H,8,H,L,L,L,H,H,H,H,H,H,H,H,L,H,9,H,L,L,H,H,H,H,H,H,H,H,H,H,L,对于,BCD,代码以外的伪码（,1010,1111,这,6,个代码）,Y,0,Y,9,均为高电平。,（）七段显示译码器,（,a,）最常用的显示器有：半导体发光二极管和液晶显示器。,共阳极显示器,共阴极显示器,a,b,c,d,f,g,e,显示器分段布局图,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。常用的显示方式为七段式数字显示器,在共阴极电路中，七个发光二极管的阴极连在一起接低电平，需要某一段发光，就将相应二极管的阳极接高电平而共阳极显示器的驱动刚好相反,为了能使数码管能显示十进制数，必须将十进制数的代码经译码器译出，然后将驱动器点亮对应的段例如，对于码的状态，对应的十进制数是，则译码驱动器应使,a,，,b,，,c,，,d,，,g,各段点亮,共阴极显示器,a,b,c,d,f,g,e,显示器分段布局图,译码器的功能：对应于某一组数码输入，相应的几个输出端有有效信号输出,（,b,）常用的集成七段显示译码器,CMOS,七段显示译码器,74HC4511,分为两类，一类输出高电平有效信号，驱动共阴极显示器，另一类输出低电平有效信号，驱动共阳极显示器,逻辑框图,LT,H,H,L,H,H,H,H,H,L,L,H,H,H,L,9,H,H,H,H,H,H,H,L,L,L,H,H,H,L,8,L,L,L,L,H,H,H,H,H,H,L,H,H,L,7,H,H,H,H,H,L,L,L,H,H,L,H,H,L,6,H,H,L,H,H,L,H,H,L,H,L,H,H,L,5,H,H,L,L,H,H,L,L,L,H,L,H,H,L,4,H,L,L,H,H,H,H,H,H,L,L,H,H,L,3,H,L,H,H,L,H,H,L,H,L,L,H,H,L,2,L,L,L,L,H,H,L,H,L,L,L,H,H,L,1,L,H,H,H,H,H,H,L,L,L,L,H,H,L,0,g,f,e,d,c,b,a,字形,输 出,输 入,十进制或功能,D,3,D,2,D,1,D,0,BL,LE,CMOS,七段显示译码器,74HC4511,功能表,*,*,H,H,H,锁 存,熄灭,L,L,L,L,L,L,L,H,L,灭 灯,H,H,H,H,H,H,H,L,灯 测 试,熄灭,L,L,L,L,L,L,L,H,H,H,H,H,H,L,15,熄灭,L,L,L,L,L,L,L,L,H,H,H,H,H,L,14,熄灭,L,L,L,L,L,L,L,H,L,H,H,H,H,L,13,熄灭,L,L,L,L,L,L,L,L,L,H,H,H,H,L,12,熄灭,L,L,L,L,L,L,L,H,H,L,H,H,H,L,11,熄灭,L,L,L,L,L,L,L,L,H,L,H,H,H,L,10,LT,g,f,e,d,c,b,a,字形,输 出,输 入,十进制,或功能,BL,LE,D,3,D,2,D,1,D,0,CMOS,七段显示译码器,74HC4511,功能表,(,续,),设有三个辅助控制端，以增强器件的功能：,灯测试输入端：,当时，无论输入为何种状态，输出,a,g,均为，显示字型，该输入端常用于检查译码器本身及显示器各段的好坏,灭灯输入,：当，且时，无论其他输入端为何种状态，输出,a,g,均为，字型熄灭，该输入端常用于将不必要显示的零熄灭,锁存使能输入,：在的条件下，当时，锁存器不工作，译码器的输出随输入的变化而变化；当由跳变为时，输入码被锁存，输出只取决于锁存器的内容而不随输入的变化而变化,例 由,74HC4511,构成,24,小时及分钟的译码电路如图所示，,试分析小时高位是否具有零熄灭功能。,、数据分配器,数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。,数据分配器示意图,数据分配器可以用唯一地址译码器实现，例如线,线译码器可以把一个数据信号分配到个不同的通,道上去,输 入,输 出,E,3,E,2,E,1,A,2,A,1,A,0,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,L,L,X,X,X,X,H,H,H,H,H,H,H,H,H,L,D,L,L,L,D,H,H,H,H,H,H,H,H,L,D,L,L,H,H,D,H,H,H,H,H,H,H,L,D,L,H,L,H,H,D,H,H,H,H,H,H,L,D,L,H,H,H,H,H,D,H,H,H,H,H,L,D,H,L,L,H,H,H,H,D,H,H,H,H,L,D,H,L,H,H,H,H,H,H,D,H,H,H,L,D,H,H,L,H,H,H,H,H,H,D,H,H,L,D,H,H,H,H,H,H,H,H,H,H,D,74HC138,译码器作为数据分配器时的功能表,例用译码器实现数据分配器,0,1,0,当,ABC,=010,时，,Y,2,=,D,C,B,A,如图所示，将,接低电平，,作为使能端，,作为选择通道地址输入，,作为数据输入,1,、数据选择器的定义与功能,数据选择的功能,：,在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。,数据选择器：,能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称,“,多路开关,”,。,2.4.3,数据选择器,以,4,选,1,数据选择器为例，说明工作原理及基本功能,2,位地址码输入端,使能信号输入端，低电平有效,1,路数据输出端,（,a,）逻辑电路,数,据,输,入,端,（,b,）工作原理及逻辑功能,0 0,I,3,0 1,1 0,1 1,=1,=0,0,1,Y,S,0,S,1,E,地址,使能,输出,输 入,功能表,000,I,0,001,I,1,010,I,2,011,I,3,S,1,S,0,产生个地址信号，由,的四个状态分别控制个与门的开闭，任何时候,只有一种可能取值，只有一个与门打开，对应的那一路数据通过送至端低电平有效，为时，所与门封锁，为时，地址码决定哪个与门打开,74,151,功能框,图,D,7,Y,Y,E,74,HC,151,D,6,D,5,D,4,D,3,D,2,D,1,D,0,S,2,S,1,S,0,2,、集成电路数据选择器,8,选,1,数据选择器,74HC151,同样原理，可以构成更多输入通道的数据选择器被选数据源越多，所需地址码的位数也越多，若地址输入端为,n,，可选输入通道数为,n,常用的集成电路数据选择器有许多类，如四选数据选择器，双选数据选择器，选数据选择器等,2,个互补输出端,8,路数据输入端,1,个使能输入端,3,个地址输入端,74,151,的逻辑图,输 入,输 出,使 能,选 择,Y,Y,E,S,2,S,1,S,0,H,X,X,X,L,H,L,L,L,L,D,0,L,L,L,H,D,1,L,L,H,L,D,2,L,L,H,H,D,3,L,H,L,L,D,4,L,H,L,H,D,5,L,H,H,L,D,6,L,H,H,H,D,7,74LS151,的功能表,当,E,=1,时，,Y=0,。,当,E,=0,时,式中,m,i,为,的最小项例如当,时，只有,m,2,为，其余均为，所以,，即只有,传送到输出端,数据选择器组成逻辑函数产生器,控制,D,i,，,就可得到不同的逻辑函数。,数据选择器的应用,当,D,0,=,D,3,=,D,5,=,D,7,=0,D,1,=,D,2,=,D,4,=,D,6,=1,时,：,当,D,0,=D,3,=,D,5,=,D,7,=1,D,1,=,D,2,=,D,4,=,D,6,=0,时：,D,7,Y,Y,E,74LS151,D,6,D,5,D,4,D,3,D,2,D,1,D,0,S,2,S,1,S,0,当,E,=0,时,：,比较,Y,与,L,，当,D,3,=,D,5,=,D,6,=,D,7,=1,D,0,=,D,1,=,D,2,=,D,4,=0,时,，,D,7,E,74HC151,D,6,D,5,D,4,D,3,D,2,D,1,D,0,S,2,S,1,S,0,L,Y,X,Y,Z,1,0,Y,=,L,例,1,试用,8,选,1,数据选择器,74HC151,产生逻辑函数,解,:,利用,8,选,1,数据选择器组成函数产生器的一般步骤,a,、,将函数变换成最小项表达式,b,、,将使器件处于使能状态,c,、,地址,信号,S,2,、,S,1,、,S,0,作为函数的输入变量,d,、处理数据输入,D,0,D,7,信号电平。逻辑表达式中有,m,i,则相应,D,i,=1,，其他的数据输入端均为,0,。,总结,:,用两片,74151,组成二位八选一的数据选择器,数据选择器的扩展,位的扩展,字的扩展,将,两片,74LS151,连接成一个,16,选,1,的数据选择器，,实现并行数据到串行数据的转换,本节小结,数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。,数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，,D,i,可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入,D,i,来选择地址变量组成的最小项,m,i,，,可以实现任何所需的组合逻辑函数。,用数据选择器实现组合逻辑函数的步骤：选用数据选择器,确定地址变量,求,D,i,画连线图。,1,位数值比较器,(,设计,),数值比较器：,对两个二进制数进行比较（,A,、,B,），,以判断其大小的逻辑电路。,输入：两个一位二进制数,A,、,B,。,输出：,F,B,A,=1,，表示,A,大于,B,F,B,A,B,A,=,F,B,A,AB,B,A,+,=,F,B,A,=,一位数值比较器真值表,1,0,0,1,1,0,0,1,0,1,0,1,0,1,0,1,0,0,0,0,F,A=B,F,AB,B,A,输 出,输 入,由真值表得到表达式：,逻辑图,2,位数值比较器：,输入：两个,2,位二进制数,A=A,1,A,0,、,B=B,1,B,0,能否用,1,位数值比较器设计两位数值比较器,?,比较两个,2,位二进制数的大小的电路,当高位,（,A,1,、,B,1,）,不相等时，无需比较低位（,A,0,、,B,0,），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,真值表,0,0,1,0,1,0,1,0,0,A,0,B,0,A,0,B,0,A,0,=,B,0,A,1,=,B,1,A,1,=,B,1,A,1,=,B,1,0,1,0,A,1,B,1,F,A=B,F,AB,A,0,B,0,A,1,B,1,输 出,输 入,F,AB,=(,A,1,B,1,)+(,A,1,=,B,1,)(,A,0,B,0,),F,A=B,=(,A,1,=,B,1,)(,A,0,=,B,0,),F,AB,=(,A,1,B,1,)+(,A,1,=,B,1,)(,A,0,B,=(,A,1,B,1,)+(,A,1,=,B,1,)(,A,0,B,0,),F,A=B,=(,A,1,=,B,1,)(,A,0,=,B,0,),F,AB,=(,A,1,B,1,)+(,A,1,=,B,1,)(,A,0,B,F,AB,I,AB,I,AB,F,A,B,3,H,L,L,A,3,B,2,H,L,L,A,3,=,B,3,A,2,B,1,H,L,L,A,3,=,B,3,A,2,=,B,2,A,1,B,0,H,L,L,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,B,0,L,H,L,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,=,B,0,H,L,L,H,L,L,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,=,B,0,L,H,L,L,H,L,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,=,B,0,H,L,L,H,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,=,B,0,H,H,L,L,L,L,A,3,=,B,3,A,2,=,B,2,A,1,=,B,1,A,0,=,B,0,L,L,L,H,H,L,4,位数值比较器,74LS85,的功能表,在两个,1,位二进制数相加时，不考虑低位来的进位的相加,-,半加,在两个二进制数相加时，考虑低位进位的相加,-,全加,加法器分为半加器和全加器两种。,半加器,全加器,1,、半加器和全加器,两个,4,位二进制数相加,:,2.4.5,算术运算电路,（,1,）,1,位半加器（,Half Adder,）,不考虑低位进位，将两个,1,位二进制数,A,、,B,相加的器件。,半加器的真值表,逻辑表达式,1,0,0,0,C,0,1,1,1,1,0,1,0,1,0,0,0,S,B,A,半加器的真值表,B,A,B,A,S,+,=,C=AB,逻辑图,其中,A,B,两个是加数,S,表示和数,C,表示进位数,.,逻辑符号,（,2,）全加器（,Full Adder,）,1,1,1,0,1,0,0,1,1,0,0,1,0,1,0,0,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,C,o,S,C,i,B,A,能否用,7415174138,设计,全加器,?,于是可得全加器的逻辑表达式为,习题,1:,试用,8,选,1,数据选择器,74151,实现全加器,分析,:,组成一位全加器需用两片,74151,其中一片的输出,Y,表示全,加器的和数,S,I,另一片的输出,Y,表示全加器的进位数,C,0,将两片选,择器的地址选择输入,S,2,S,1,S,0,分别并接全加器的输入,A,B,C,I,选择,器的数据输入端,D,0,D,7,做适当处理,(,接,0,或,1),即可实现全加器的功,能,.,解,:,全加器的输出函数为,:,将,74151(1),的输入,D,0,=D,3,=D,5,=D,6,=0,D,1,=D,2,=D,4,=D,7,=1,将,74151(2),的输入,D,0,=D,1,=D,2,=D,4,=0,D,3,=D,5,=D,6,=D,7,=1,可作得全加器电路图如下所示,:,D,0,74151(1),D,1,D,2,D,3,D,4,Y,D,5,D,6,D,7,E S,2,S,1,S,0,D,0,74151(2),D,1,D,2,D,3,D,4,Y,D,5,D,6,D,7,E S,2,S,1,S,0,1,0,1,0,0,0,A,B,C,I,C,O,S,习题,2:,试用,3,线,-8,线译码器,74138,和适当逻辑门实现全加器,分析,:,组成一位全加器只需用一片,74138,即可,三个输入端,A,2,A,1,A,0,作为全加器的输入,A,B,C,I,输出,Y,0,Y,7,通过不同的最小项组合实现,S,和,C,O,.,解,:,全加器的输出函数为,:,A,2,Y,0,A,1,Y,1,A,0,Y,2,74138,Y,3,Y,4,E,3,Y,5,E,2,Y,6,E,1,Y,7,&,&,A,B,C,I,1,0,S,C,O,