资源描述
单击此处编辑母版标题样式,abcd,单击此处编辑母版文本样式,abvd,第二级,第三级,第四级,第五级,*,*,1.,数字逻辑基础,1.1,数字电路与数字信号,1.2,数制,1.3,二进制数的算术运算,1.4,二进制代码,1.5,二值逻辑变量与基本逻辑运算,1.6,逻辑函数及其表示方法,1.1.1,数字技术的发展及其应用,1.1.2,数字集成电路的分类及特点,1.1.3,模拟信号与数字信号,1.1.4,数字信号的描述方法,1.1,数字电路与数字信号,1,1.1.1,数字技术的发展及其应用,1.1,数字电路与数字信号,目前,-,芯片内部的布线细微到亚微米,(0.130.09,m),量级,微处理器的时钟频率高达,3GHz,（,10,9,Hz,）,90,年代后,-,97,年一片集成电路上有,40,亿个晶体管。,将来,-,高分子材料或生物材料制成密度更高、三维结构的电路,a),传统的设计方法：,b),现代的设计方法：,采用自下而上的设计方法；由人工组装,经反复调试,、,验证,、修改完成,。所用的元器件较多，电路可靠性差,设计周期长。,现代,EDA,技术实现硬件设计软件化。采用从上到下设计方法，电路设计,、分析、仿真、修订 全通过计算机完成,。,2,EDA,技术以计算机为基本工具、借助于软件设计平台，自动完成数字系统的仿真、逻辑综合、布局布线等工作。最后下载到芯片，实现系统功能。使硬件设计软件化。,1,、设计：,在计算机上利用软件平台进行设计,原理图设计,VerlogHDL,语言设计,状态机设计,设计方法,EDA,（,Elect,ronics Design Automation,),技术,3,根据电路的结构特点及其对输入信号的响应规则的不同，,-,数字电路可分为组合逻辑电路和时序逻辑电路。,从集成度不同,-,数字集成电路可分为小规模、中规模、大规模、超大规模和甚大规模五类。,从电路的形式不同，,-,数字电路可分为集成电路和分立电路,从器件不同,-,数字电路可分为,TTL,和,CMOS,电路,1,、数字集成电路的分类,1.1.2,、数字集成电路的分类及特点,4,3,、,数字电路的分析、设计与测试,(1),数字电路的分析方法,数字电路的分析,:,根据电路确定,电路输出与输入之间的逻辑关系。,(2),数字电路的设计方法,数字电路的设计,:,从给定的逻辑功能要求出发，选择适当的逻辑器件，设计出符合要求的逻辑电路,。,设计方式,:,分为传统的设计方式和基于,EDA,软件的设计方式。,分析工具：,逻辑代数。,电路逻辑功能主要用真值表、功能表、逻辑表达式和波形图。,5,u,O,t,O,t,u,模拟信号,-,时间和数值均连续变化的电信号，如正弦波、三角波等,1.1.3,数字信号与数字信号,数字信号,-,在时间上和数值上均是离散的信号,数字电路和模拟电路：工作信号，研究的对象不同，,分析、设计方法以及所用的数学工具也相应不同,6,3,、模拟信号的数字表示,由于数字信号便于存储、分析和传输，通常都将模拟信号转换为数字信号,.,0,0,模拟信号,模数转换器,3,V,数字输出,0,0,0,0,1,1,模数转换的实现,7,电压,(V),二值逻辑,电 平,+5,1,H,(,高电平,),0,0,L,(,低电平,),逻辑电平与电压值的关系（正逻辑）,1.1.4,数字信号的描述方法,1,、,二值数字逻辑和逻辑电平,a,、,在电路中用低、高电平表示,0,、,1,两种逻辑状态,0,、,1,数码,-,表示数量时称二进制数,表示方式,二值数字逻辑,-,表示事物状态时称二值逻辑,8,(a),用逻辑电平描述的数字波形,(b)16,位数据的图形表示,2,、数字波形,数字波形,-,是信号逻辑电平对时间的图形表示,.,9,高电平,低电平,有脉冲,*,非归零型,*,归零型,比特率,-,每秒钟转输数据的位数,无脉冲,(1),数字波形的两种类型,:,10,(2),周期性和非周期性,非周期性数字波形,周期性数字波形,11,例,1.1.1,某通信系统每秒钟传输,1544000,位,(1.544,兆位,),数据，求每位数据的时间。,解：,按题意，每位数据的时间为,例,1.1.2,设周期性数字波形的高电平持续,6ms,，低电平持续,10ms,，,求占空比,q,。,解：,因数字波形的脉冲宽度,t,w,=6ms,，周期,T,=6ms+10ms=16ms,。,12,非理想脉冲波形,(3),实际脉冲波形及主要参数,13,几个主要参数,:,占空比,Q,-,表示脉冲宽度占整个周期的百分比,上升时间,t,r,和下降时间,t,f,-,从脉冲幅值的,10%,到,90%,上升,下降所经历的时间,(,典型值,ns,),脉冲宽度,(,t,w,)-,脉冲幅值的,50%,的两个时间所跨越的时间,周期,(T),-,表示两个相邻脉冲之间的时间间隔,t,r,脉冲宽度,t,w,0.5V,4.5V,2.5V,幅值,=5.0V,0.0V,5.0V,t,f,0.5V,2.5V,4.5V,14,(4),时序图,-,表明各个数字信号时序关系的多重波形图。,由于各信号的路径不同，这些信号之间不可能严格保持同步关系。为了保证可靠工作，各信号之间通常允许一定的时差，但这些时差必须限定在规定范围内，各个信号的时序关系用时序图表达。,15,1.2.1,十进制,1.2,数制,1.2.2,二进制,1.2.3,二,-,十进制之间的转换,1.2.4,十六进制和八进制,16,一般表达式,:,1.2.1,十进制,十进制采用,0,1,2,3,4,5,6,7,8,9,十个数码，其进位的规则是“逢十进一”。,4587.29=4,10,3,+5,10,2,+8,10,1,+7,10,0,+2,10,1,+9,10,2,系数,位权,任意进制数的一般表达式为,:,各位的权都是,10,的幂。,1.2,数制,数制,:,多位数码中的每一位数的构成及低位向高位进位的规则,17,1.2.2,二进制,二进制数的一般表达式为,:,例如：,1+1=,10,=12,1,+02,0,位权,系数,二进制数只有,0,、,1,两个,数码，,进位规律是：“逢二进一”,.,1,、二进制数的表示方法,各位的权都是,2,的幂。,18,（,1,）易于电路表达,-0,、,1,两个值，可以用管子的导 通或截止，灯泡的亮或灭、继电器触点的闭合或断开来表示。,2,、二进制的优点,（,2,）二进制数字装置所用元件少,电路简单、可靠。,（,3,）基本运算规则简单,运算操作方便。,i,D,/,mA,O,v,DS,/V,V,GS1,V,GS2,V,GS3,V,GS4,饱和区,可变电阻区,截止区,v,O,R,d,V,DD,v,I,19,3,、二进制数波形表示,20,（,1,）二进制数据的串行传输,4,、二进制数据的传输,21,1),、十进制数转换成二进制数：,a.,整数的转换,:,“辗转相除”法,:,将十进制数连续不断地除以,2,直至商为零，所得余数由低位到高位排列，即为所求二进制数,整数部分小数部分,1.2.3,二,-,十进制之间的转换（自学）,22,解：,根据上述原理，可将,(37),D,按如下的步骤转换为二进制数,由上得,(37),D,=(100101),B,例,1.2.2,将十进制数,(37),D,转换为二进制数。,当十进制数较大时，有什么方法使转换过程简化,?,23,解：由于,27,为,128,，而,133,128=5=22,20,，,例,1.2.3,将,(133)D,转换为二进制数,所以对应二进制数,b7=1,，,b2=1,，,b0=1,，,其余各系数均为,0,，所以得,(133)D=(10000101)B,24,b,.,小数的转换,:,对于二进制的小数部分可写成,将上式两边分别乘以,2,，,得,由此可见，将十进制小数,乘以,2,，,所得乘积的整数即为,不难推知，将十进制小数每次除去上次所得积中的整数再乘以,2,，,直到满足误差要求进行“四舍五入”为止，就可完成由十进制小数,转换成二进制小数。,25,解由于精度要求达到,0.1%,，需要精确到二进制小数,10,位，即,1/2,10,=1/1024,。,0.392=0.78,b,-1,=0,0.782=1.56,b,-2,=1,0.562=1.12,b,-3,=1,0.122=0.24,b,-4,=0,0.242=0.48,b,-5,=0,0.482=0.96,b,-6,=0,0.962=1.92,b,-7,=1,0.922=1.84,b,-8,=1,0.842=1.68,b,-9,=1,0.682=1.36,b,-10,=1,所以,%,1,.,0,。,到,例,将十进制小数,(0.39),D,转换成二进制数,要求精度达,26,十六进制数中只有,0,1,2,3,4,5,6,7,8,9,A,、,B,、,C,、,D,、,E,、,F,十六个数码，进位规律是“逢十六进一”。各位的权均为,16,的幂。,1.,十六进制,一般表达式：,例如,1.2.4,十六进制和八进制,各位的权都是,16,的幂。,27,2,、二,-,十六进制之间的转换,二进制转换成十六进制：,因为,16,进制的基数,16=2,4,，所以，可将四位二进制数表示一位,16,进制数，即,0000,1111,表示,0-F,。,例,(,111100010101110),B,=,将每位,16,进制数展开成四位二进制数，排列顺序不变即可。,例,(,BEEF),H,=,(78AE),H,(1011 1110 1110 1111),B,十六进制转换成二进制：,例,(,111100010101110),B,=,28,3.,八进制,八进制数中只有,0,1,2,3,4,5,6,7,八个数码，进位规律是“逢八进一”。各位的权都是,8,的幂。,一般表达式,八进制就是以,8,为基数的计数体制。,29,4,、二,-,八进制之间的转换（自学）,将每位八进制数展开成三位二进制数，排列顺序不变即可。,转换时，由小数点开始，整数部分自右向左，小数部分自左向右，三位一组，不够三位的添零补齐，则每三位二进制数表示一位八进制数。,因为八进制的基数,8=2,3,，所以，可将三位二进制数表示一位八进制数，即,000,111,表示,0,7,例,(,10110.011),B,=,例,(,752.1),O,=,(26.3),O,(111 101 010.001),B,30,5.,十六进制的,优点：,1,、）与二进制之间的转换容易；,2,、）计数容量较其它进制都大。假如同样采用四位数码，,二进制最多可计至,(1111),B,=(15),D,；,八进制可计至,(7777),O,=(2800),D,；,十进制可计至,(9999),D,；,十六进制可计至,(FFFF),H,=(65535),D,，即,64K,。,其容量最大。,3,、）书写简洁。,31,1.3,二进制的算术运算（自学）,1.3.1,无符号二进制的数算术运算,1.3.2,有符号二进制的数算术运算,32,1.3,二进制的算术运算（自学）,1,、二进制加法,无符号二进制的加法规则：,0+0=0,，,0+1=1,，,1+1=10,。,例,1.3.1,计算两个二进制数,1010,和,0101,的和。,1.3.1,无符号数算术运算,无符号二进制数的减法规则：,0,-,0=0,，,1-1=0,，,1-0=1 0-1=11,2,二进制减法,例,1.3.2,计算两个二进制数,1010,和,0101,的差。,33,3,、乘法和除法,例,二进制数,1010,和,0101,的积。,例,二进制数,1010,和,111,之商,.,34,1.3.2,带符号二进制的减法运算,二进制数的最高位表示符号位，且用,0,表示正数，用,1,表示负数。其余部分,用原码的形式表示,数值位。,有符号的二进制数表示,:,1.,二进制数的补码表示,补码或反码的最高位为符号位，正数为,0,，负数为,1,。,当二进制数为正数时，其补码、反码与原码相同。,当二进制数为负数时，将原码的数值位逐位求反，然后在最低位加,1,得到补码。,(+11),D,=(0 1011),B,(,11),D,=(1 1011),B,35,减法运算的原理,:,减去一个正数相当于加上一个负数,A,B,=,A,+(,B,),，对,(,B,),求补码，然后进行加法运算。,2.,二进制补码的减法运算,例,1.3.7,试用,4,位二进制补码计算,5,2,。,自动丢弃,解：因为,(5,2),补,=(5),补,+(,2),补,=0101+1110,=0011,所以,5,2=3,36,例,1.3.8,试用,4,位二进制补码计算,5+7,。,3.,溢出,解决溢出的办法,:,进行位扩展,.,解：因为,(5+7),补,=(5),补,+(7),补,=0101+0111,=1100,37,4.,溢出的判别,当方框中的进位位与和数的符号位（即,b,3,位）相同时，则运算结果是错误的，产生溢出。,如何判断是否产生溢出？,38,码制,:,编制代码所要遵循的规则,二进制代码的位数,(n),与需要编码的事件（或信息）的个 数,(N),之间应满足以下关系：,2,n,-1,N,2,n,1.,二,十进制码进制码,(,数值编码,),(BCD,码,-Binary Code Decimal,）,用,4,位二进制数来表示一位十进制数中的,09,十个数码。,从,4,位二进制数,16,种代码中,选择,10,种来表示,09,个数码的方案有很多种。每种方案产生一种,BCD,码。,1.4,二进制代码,1.4.1,二,-,十进制码,1.4.2,格雷码,1.4.3,ASCII码,39,BCD,码十进制数码,8421码,2421 码,5421 码,余3码,余,3,循环码,0,0000,0000,0000,0011,0010,1,0001,0001,0001,0100,0110,2,0010,0010,0010,0101,0111,3,0011,0011,0011,0110,0101,4,0100,0100,0100,0111,0100,5,0101,1011,1000,1000,1100,6,0110,1100,1001,1001,1101,7,0111,1101,1010,1010,1111,8,1000,1110,1011,1011,1110,9,1001,1111,1100,1100,1010,（,1,）几种常用,的,BCD,代码,1.4.1,二,-,十进制码,40,（,2,）各种编码的特点,余码的特点,:,当两个十进制的和是,10,时，相应的二进制正好是,16,，于是可自动产生进位信号,而不需修正,.0,和,9,1,和,8,.6,和,4,的余码互为反码,这对在求对于,10,的补码很方便。,余,3,码循环码：相邻的两个代码之间仅一位的状态不同。按余,3,码循环码组成计数器时，每次转换过程只有一个触发器翻转，译码时不会发生竞争冒险现象。,有权码：编码与所表示的十进制数之间的转算容易,如,(10010000),8421BCD,=(90),41,对于有权,BCD,码，可以根据位权展开求得所代表的十进制数。如：,BCD,8421,0111,(,),D,7,=,1,1,2,1,4,1,8,0,+,+,+,=,(,),D,BCD,2421,7,1,1,2,0,4,1,2,1,1101,=,+,+,+,=,(4),求,BCD,代码表示的十进制数,对于一个多位的十进制数，需要有与十进制位数相同的几组,BCD,代码来表示。例如：,不能省略！,不能省略！,(3),用,BCD,代码表示十进制数,42,1.4.2,格 雷 码,格雷码是一种无权码。,二进制码,b,3,b,2,b,1,b,0,格雷码,G,3,G,2,G,1,G,0,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,1011,1100,1101,1110,1111,0000,0001,0011,0010,0110,0111,0101,0100,1100,1101,1111,1110,1010,1011,1001,1000,编码特点是：任何,两个相邻代码之间仅有一位不同。,该特点常用于模拟量的转换。当模拟量发生微小变化，,格雷码仅仅改变一位，这与其它码同时改变,2,位或更多的情况相比，更加可靠,且容易检错。,43,1.4.3 ASCII,码,(,字符编码,),ASCII,码即美国标准信息交换码。,它共有,128,个代码，可以表示大、小写英文字母、十进制数、标点符号、运算符号、控制符号等，普遍用于计算机的键盘指令输入和数据等,。,44,2.,逻辑代数与硬件描述语言基础,2.1,逻辑代数,2.2,逻辑函数的卡诺图化简法,2.3,硬件描述语言,Verilog,HDL,基础,教学基本要求,1,、,熟悉逻辑代数常用基本定律、恒等式和规则。,3,、熟悉,硬件描述语言,Verilog,HDL,2,、掌握逻辑代数的变换和卡诺图化简法；,2.1.1,逻辑代数的基本定律和恒等式,2.1,逻辑代数,2.1.3,逻辑函数的变换及代数化简法,2.1.2,逻辑代数的基本规则,45,2.1,逻辑代数,逻辑代数,又称布尔代数,。,它是分析和设计现代数字逻辑电路不可缺少的数学工具。逻辑代数有一系列的定律、定理和规则，用于对数学表达式进行处理，以完成对逻辑电路的化简、变换、分析和设计。,逻辑关系指的是事件产生的条件和结果之间的因果关系。在数字电路中往往是将事情的条件作为输入信号，而结果用输出信号表示。,条件和结果的两种对立状态分别用逻辑,“,1”,和“,0,”,表示。,46,1,、,基本公式,交换律：,A,+,B,=,B+A,A,B,=,B,A,结合律：,A,+,B,+,C,=(,A,+,B,)+,C,A,B,C,=(,A,B,),C,分配律：,A,+,BC,=(,A,+,B,)(,A,+,C,),A,(,B,+,C,)=,AB,+,AC,A,1=,A,A,0=0,A,+0=,A,A,+1=1,0,、,1,律：,A,A,=0,A,+,A,=1,互补律：,2.,1.1,逻辑代数的基本定律和恒等式,47,重叠律,：,A,+,A,=,A,A,A,=,A,反演律：,AB,=,A,+,B,A,+,B,=,A,B,吸收律,其它常用恒等式,AB,AC,BC,AB+AC,AB,AC,BCD,AB+AC,48,2,、,基本公式的证明,例,证明,，,列出等式、右边的函数值的真值表,(,真值表,证明法,),0,11=0,0,1+1=0,0 0,1 1,1,10=1,0,1+0=0,0 1,1 0,1,01=1,0,0+1=0,1 0,0 1,1,00=1,1,0+0=1,1 1,0 0,A+B,A+B,A B,A B,49,2.1.2,逻辑代数的基本规则,代入规则,：在包含变量,A,逻辑等式中，如果用另一个函数式代入式中所有,A,的位置，则等式仍然成立。这一规则称为代入规则。,例,：,B(A+C)=BA+BC,，,用,A+D,代替,A,，,得,B,(,A+D,),+C,=B(A+D)+BC=BA+BD+BC,代入规则可以扩展所有基本公式或定律的应用范围,50,对于任意一个逻辑表达式,L,，,若将其中所有的与（,）换成或（,+,），或（,+,）换成与（,）；原变量换为反变量，反变量换为原变量；将,1,换成,0,，,0,换成,1,；则得到的结果就是原函数的反函数。,2.,反演规则：,例,2.1.1,试求,的非函数,解：按照反演规则，得,51,对于任何逻辑函数式，若将其中的与（,）换成或（,+,），或（,+,）换成与（,）；并将,1,换成,0,，,0,换成,1,；那么，所得的新的函数式就是,L,的,对偶式，记作 。,例,:,逻辑函数 的对偶式为,3.,对偶规则：,当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。,这就是对偶规则。利用对偶规则，可从已知公式中得到更多的,运算公式，例如，吸收律,52,“或,-,与”表达式,“,与非,-,与非”表达式,“,与,-,或,-,非,”,表达式,“,或非或非,”,表达式,“,与,-,或,”,表达式,2.1.3,逻辑函数的代数法化简,1,、逻辑函数的最简与,-,或表达式,在若干个逻辑关系相同的与,-,或表达式中，将其中包含的与项数,最少，且每个与项中变量数最少的表达式称为最简与,-,或表达式。,53,2,、逻辑函数的化简方法,化简的主要方法：,公式法（代数法）,图解法（卡诺图法）,代数化简法：,运用逻辑代数的基本定律和恒等式进行化简的方法。,并项法,:,54,吸收法：,A,+,AB,=,A,消去法,：,配项法,：,A+AB=A+B,55,),例,2.1.7,已知逻辑函数表达式为,，,要求：（,1,）最简的与,-,或逻辑函数表达式，并画出相应的逻辑图；,（,2,）仅用与非门画出最简表达式的逻辑图。,解：,),),56,例,2.1.8,试对逻辑函数表达式,进行变换，仅用或非门画出该表达式的逻辑图。,解：,57,2.2,逻辑函数的卡诺图化简法,2.2.2,逻辑函数的最小项表达式,2.2.1,最小项的定义及性质,2.2.4,用卡诺图化简逻辑函数,2.2.3,用卡诺图表示逻辑函数,58,1.,逻辑代数与普通代数的公式易混淆，化简过程要求对所有公式熟练掌握；,2.,代数法化简无一套完善的方法可循，它依赖于人的经验和灵活性；,3.,用这种化简方法技巧强，较难掌握。特别是对代数化简后得到的逻辑表达式是否是最简式判断有一定困难。,卡诺图法可以比较简便地得到最简的逻辑表达式。,代数法化简在使用中遇到的困难：,59,n,个变量,X,1,X,2,X,n,的最小项是,n,个因子的乘积，每个变量,都以它的原变量或非变量的形式在乘积项中出现，且仅出,现一次。,一般,n,个变量的最小项应有,2,n,个。,、,、,A,(,B+C,),等则不是最小项。,例如，,A,、,B,、,C,三个逻辑变量的最小项有（,2,3,）,8,个，即,、,、,、,、,、,、,、,1.,最小项的意义,2.2.1,最小项的定义及其性质,60,对于变量的任一组取值，全体最小项之和为,1,。,对于任意一个最小项，只有一组变量取值使得它的值为,1,；,对于变量的任一组取值，任意两个最小项的乘积为,0,；,0,0,0,1,0,0,0,0,0,0,0,0,0,1,0,1,0,0,0,0,0,0,0,1,0,0,0,1,0,0,0,0,0,1,0,0,0,0,0,0,1,0,0,0,0,1,1,0,0,0,1,0,0,0,0,1,0,1,0,0,0,0,0,1,0,0,1,1,0,0,0,0,0,0,0,1,0,1,1,1,0,0,0,0,0,0,0,1,三个变量的所有最小项的真值表,2,、,最小项的性质,61,3,、,最小项的编号,三个变量的所有最小项的真值表,m,0,m,1,m,2,m,3,m,4,m,5,m,6,m,7,最小项的表示：通常用,m,i,表示最小项，,m,表示最小项,下标,i,为最小项号。,0,0,0,1,0,0,0,0,0,0,0,0,0,1,0,1,0,0,0,0,0,0,0,1,0,0,0,1,0,0,0,0,0,1,0,0,0,0,0,0,1,0,0,0,0,1,1,0,0,0,1,0,0,0,0,1,0,1,0,0,0,0,0,1,0,0,1,1,0,0,0,0,0,0,0,1,0,1,1,1,0,0,0,0,0,0,0,1,62,2.2.2,逻辑函数的最小项表达式,为,“,与或,”,逻辑表达式；,在,“,与或,”,式中的每个乘积项都是最小项。,例1 将,化成最小项表达式,=,m,7,m,6,m,3,m,5,逻辑函数的最小项表达式：,63,例,2,将,化成最小项表达式,a.,去掉非号,b,.,去括号,64,2.2.3,用卡诺图表示逻辑函数,1,、,卡诺图的引出,卡诺图：将,n,变量的全部最小项都用小方块表示，并使具有逻辑相邻的最小项在几何位置上也相邻地排列起来，这样,所得到的图形叫,n,变量的卡诺图。,逻辑相邻的最小项：如果两个最小项只有一个变量互为反变量，那么，就称这两个最小项在逻辑上相邻。,如最小项,m,6,=ABC、,与,m,7,=ABC,在逻辑上相,邻,m,7,m,6,65,A,B,1,0,1,0,0,1,00,01,11,10,m,0,m,1,m,2,m,3,m,4,m,5,m,6,m,7,m,12,m,13,m,14,m,15,m,8,m,9,m,10,m,11,00,01,11,10,00,01,11,10,AB,CD,三变量卡诺图,四变量卡诺图,两变量卡诺图,m,0,m,1,m,2,m,3,A,C,C,BC,A,m,0,m,1,m,2,m,3,m,4,m,5,m,6,m,7,A,D,B,B,2,、,卡诺图的特点,:,各小方格对应于各变量不同的组合，而且上下,左右在几何上相邻的方格内只有一个因子有差别，这个重要特,点成为卡诺图化简逻辑函数的主要依据,。,66,3,.,已知逻辑函数画卡诺图,当逻辑函数为最小项表达式时，在卡诺图中找出和表达式中,最小项对应的小方格填上,1,，其余的小方格填上,0,（有时也可,用空格表示），就可以得到相应的卡诺图。任何逻辑函数都,等于其卡诺图中为,1,的方格所对应的最小项之和。,例,1,：画出逻辑函数,L,(,A,B,C,D,)=,(0,1,2,3,4,8,10,11,14,15),的卡诺图,67,例,2,画出下式的卡诺图,0,0,0,0,0,解,1.,将逻辑函数化为最小项表达式,2.,填写卡诺图,68,2.2.4,用卡诺图化简逻辑函数,1,、化简的依据,69,2,、化简的步骤,用卡诺图化简逻辑函数的步骤如下：,(4),将所有包围圈对应的乘积项相加。,(1),将逻辑函数写成最小项表达式,(2),按最小项表达式填卡诺图，凡式中包含了的最小项，,其对应方格填,1,，其余方格填,0,。,(3),合并最小项，即将相邻的,1,方格圈成一组,(,包围圈,),，每一组含,2,n,个方格，对应每个包围圈写成一个新的乘积项。本书中包围圈用虚线框表示。,70,画包围圈时应遵循的原则：,（,1,）包围圈内的方格数一定是,2,n,个，且包围圈必须呈矩形。,（,2,）,循环相邻特性包括上下底相邻，左右边相邻和四角相邻。,（,3,）,同一方格可以被不同的包围圈重复包围多次，但新增的包围圈中一定要有原有包围圈未曾包围的方格。,（,4,）,一个包围圈的方格数要尽可能多,包围圈的数目要可能少。,71,例,:,用卡诺图法化简下列逻辑函数,（,2,）画包围圈合并最小项，得最简与,-,或表达式,解：,(1),由,L,画出卡诺图,(0，2，5，7，8，10，13，15),72,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,例,:,用卡诺图化简,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,圈0,圈1,73,2.2.5,含无关项的逻辑函数及其化简,1,、什么叫无关项：,在真值表内对应于变量的某些取值下，函数的值可以是任意的，,或者这些变量的取值根本不会出现，这些变量取值所对应的最,小项称为无关项或任意项。,在含有无关项逻辑函数的卡诺图化简中，它的值可以取,0,或取,1,，,具体取什么值，可以根据使函数尽量得到简化而定。,74,例,:,要求设计一个逻辑电路，能够判断一位十进制数是奇数还是偶数，当十进制数为奇数时，电路输出为,1,，当十进制数为偶数时，电路输出为,0,。,1111,1110,1101,1100,1011,1010,1,1001,0,1000,1,0111,0,0110,1,0101,0,0100,1,0011,0,0010,1,0001,0,0000,L,ABCD,解,:,(1),列出真值表,(2),画出卡诺图,(3),卡诺图化简,75,习题,2.1.1(1),2.1.3(2),(3),2.1.4(1),(3),2.1.7(2),(3),2.2.3(1),(2),(5),(6),76,3,逻辑门电路,3.1 MOS,逻辑门电路,3.2,TTL,逻辑门电路,3.5,逻辑描述中的几个问题,3.6,逻辑门电路使用中的几个实际问题,77,3.1 MOS,逻辑门,3.1.1,数字集成电路简介,3.1.2,逻辑门的一般特性,3.1.3,MOS,开关,及其等效电路,3.1.4,CMOS,反相器,3.1.5,CMOS,逻辑门电路,3.1.6,CMOS,漏极开路门和三态输出,门电路,3.1.7,CMOS,传输门,3.1.8,CMOS,逻辑门电路的技术参数,78,1,、,逻辑门,:,实现基本逻辑运算和复合逻辑运算的单元电路。,2,、,逻辑门电路的分类,二极管门电路,三极管门电路,TTL,门电路,MOS,门电路,PMOS,门,CMOS,门,逻辑门电路,分立门电路,集成门电路,NMOS,门,3.1.1,数字集成电路简介,79,1.CMOS,集成电路,:,广泛应用于超大规模、甚大规模集成电路,4000,系列,74HC 74HCT,74VHC 74VHCT,速度慢,与,TTL,不,兼容,抗干扰,功耗低,74LVC 74VAUC,速度加快,与,TTL,兼容,负载能力强,抗干扰,功耗低,速度两倍于,74HC,与,TTL,兼容,负载能力强,抗干扰,功耗低,低,(,超低,),电压,速度更加快,与,TTL,兼容,负载能力强,抗干扰功耗低,74,系列,74LS,系列,74AS,系列,74ALS,2.TTL,集成电路,:,广泛应用于中大规模集成电路,3.1.1,数字集成电路简介,80,V,NH,当前级门输出高电平的最小,值时,允许负向噪声电压的最大值,。,负载门输入高电平时的噪声容限：,V,NL,当前级门输出低电平的最大,值时,允许正向噪声电压的最大值,负载门输入低电平时的噪声容限,：,2.,噪声容限,V,NH,=,V,OH(min),V,IH(min),V,NL,=,V,IL(max),V,OL(max),在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力,1,驱动门,v,o,1,负载门,v,I,噪声,81,类型,参数,74HC,V,DD,=5V,74HCT,V,DD,=5V,74LVC,V,DD,=3.3V,74AUC,V,DD,=1.8V,t,PLH,或,t,PHL,(ns,),7,8,2.1,0.9,3.,传输延迟时间,传输延迟时间是表征门电路开关速度,的参数，它说明门电路在输入脉冲波,形的作用下，其输出波形相对于输入,波形延迟了多长的时间,。,CMOS,电路传输延迟时间,t,PHL,输出,50,%,90,%,50%,10%,t,PLH,t,f,t,r,输入,50,%,50%,10%,90,%,82,4.,功耗,静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流,I,D,与电源电压,V,DD,的乘积。,5.,延时,功耗积,是速度功耗综合性的指标,.,延时,功耗积,，用符号,DP,表示,扇入数：取决于逻辑门的输入端的个数。,6.,扇入与扇出数,动态功耗：指的是电路在输出状态转换时的功耗，,对于,TTL,门电路来说，静态功耗是主要的。,CMOS,电路的静态功耗非常低，,CMOS,门电路有动态功耗,83,扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。,（,a),带拉电流负载,当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。,高电平,扇出数,:,I,OH,:,驱动门的输出端为高电平电流,I,IH,:,负载门的输入电流为,。,84,(b),带灌电流负载,当负载门的个数增加时，总的灌电流,I,OL,将增加，同时也将引起输出低电压,V,OL,的升高。当输出为低电平，并且保证不超过输出低电平的上限值。,I,OL,：,驱动门的输出端为低电平电流,I,IL,：,负载门输入端电流之和,85,电路类型,电源电压,/V,传输延迟时间,/ns,静态功耗,/,mW,功耗延迟积,/,mW,-ns,直流噪声容限,输出逻辑摆幅,/V,V,NL,/V,V,NH,/V,TTL,CT54/74,5,10,15,150,1.2,2.2,3.5,CT54LS/74LS,5,7.5,2,15,0.4,0.5,3.5,HTL,15,85,30,2550,7,7.5,13,ECL,CE10K,系列,5.2,2,25,50,0.155,0.125,0.8,CE100K,系列,4.5,0.75,40,30,0.135,0.130,0.8,CMOS,V,DD,=5V,5,45,510,3,225 10,3,2.2,3.4,5,V,DD,=15V,15,12,1510,3,180 10,3,6.5,9.0,15,高速,CMOS,5,8,110,3,8 10,3,1.0,1.5,5,各类数字集成电路主要性能参数的比较,86,3.1.3,MOS,开关及其等效电路,：,MOS,管工作在可变电阻区，输出低电平,:,MOS,管截止，输出高电平,当,I,V,T,87,MOS,管相当于一个由,v,GS,控制的,无触点开关。,MOS,管工作在可变电阻区，,相当于开关“闭合”，,输出为低电平。,MOS,管截止，,相当于开关“断开”,输出为低电平。,当输入为低电平时：,当输入为高电平时：,88,3.1.4,CMOS,反相器,1.,工作原理,A,L,1,+,V,DD,+10V,D,1,S,1,v,i,v,O,T,N,T,P,D,2,S,2,0V,+,10V,v,i,v,GSN,v,GSP,T,N,T,P,v,O,0 V,0V,-10V,截止,导通,10 V,10 V,10V,0V,导通,截止,0 V,V,TN,=2 V,V,TP,=,-,2 V,逻辑图,逻辑表达式,v,i,(A),0,v,O,(L,),1,逻辑真值表,1,0,89,2.,电压,传输特性和电流传输特性,V,TN,电压传输特性,90,A,B,T,N1,T,P1,T,N2,T,P2,L,0 0,0 1,1 0,1 1,截止,导通,截止,导通,导通,导通,导通,截止,截止,导通,截止,截止,截止,截止,导通,导通,1,1,1,0,与非门,1.CMOS,与,非门,v,A,+,V,DD,+10V,T,P1,T,N1,T,P2,T,N2,A,B,L,v,B,v,L,A,B,&,(a),电路结构,(b),工作原理,V,TN,=2 V,V,TP,=,-,2 V,0V,10V,3.1.5 CMOS,逻辑门,91,或非门,2.,CMOS,或,非门,+,V,DD,+10V,T,P1,T,N1,T,N2,T,P2,A,B,L,A,B,T,N1,T,P1,T,N2,T,P2,L,0 0,0 1,1 0,1 1,截止,导通,截止,导通,导通,导通,导通,截止,截止,导通,截止,截止,截止,截止,导通,导通,1,0,0,0,A,B,1,0V,10V,V,TN,=2 V,V,TP,=,-,2 V,92,3.,异或门电路,=,A,B,93,1,.CMOS,漏极开路门,1,.,）,CMOS,漏极开路门的提出,输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平。,3.1.6 CMOS,漏极开路（,OD,）,门和三态输出门电路,+,V,DD,T,N1,T,N2,A,B,+,V,DD,A,B,0,1,94,（,2,）,漏极开路门的结构与逻辑符号,(c),可以实现线与功能,;,+,V,DD,V,SS,T,P1,T,N1,T,P2,T,N2,A,B,L,电路,逻辑符号,(b),与非逻辑不变,漏极开路门输出连接,(a),工作时必须外接电源和电阻,;,95,2.,三态,(TSL),输出门电路,1,0,0,1,1,截止,导通,1,1,1,高阻,0,输出,L,输入,A,使能,EN,0,0,1,1,0,0,截止,导通,0,1,0,截止,截止,X,1,逻辑功能：高电平有效的同相逻辑门,0,1,96,3.1.7 CMOS,传输门,(,双向模拟开关,),1,.CMOS,传输门电路,电路,逻辑符号,I,/,O,o,/,I,C,等效电路,97,2,、,CMOS,传输门电路的工作原理,设,T,P,:|V,TP,|=2V,
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