电工电子综合实验II-数字计时器的设计.doc

黄凯 0807390126
目　　　录
I、 设计要求………………………………………………２
II、 各元件引脚布局图及逻辑功能………………………４
III、 各单元设计方法、过程、逻辑图…………………１３
IV、 完整计时器电路图…………………………………１９
V、 参考资料……………………………………………２１
电工电子综合实验II
——数字计时器的设计

I、设计要求
一、 实验目的：
1、 掌握常见集成电路工作原理和使用方法。
2、 学会单元电路设计与组合方法。
二、 实验要求：
实现00分00秒～59分59秒数字计时器。
三、 实验内容：
1、 设计实现信号源电路（f1=1Hz,f2=2Hz,f3=500Hz,f4=1KHz）。
2、 设计实现00分00秒～59分59秒数字计时器（计数、译码、显示）。
3、 设计实现快速校分电路（K1，2Hz,校分时秒停止，含防抖动功能）。
4、 设计实现可在任意时刻复位（K2）。
5、 设计实现整点报时电路（59分53秒、59分55秒、59分57秒【三低～f3】,59分59秒【一高～f4】）。
6、 整体完成00分00秒～59分59秒数字计时器电路。
四、 实验器材：
1、 集成电路：
NE555 一片 (多谐振荡)
CD4040 一片 （分频）
CD4518 两片 （8421BCD码十进制计数器）
CD4511 四片 （译码）
74LS00 三片 （与非）
74LS20 一片 （4输入与非）
74LS21 三片 （4输入与门）
74LS74 一片 （D触发）

2、 电阻：
1KΩ 一只
3KΩ 一只
150Ω 四只
3、 电容：
0.047uf 一只
4、 共阴极双字屏两块。
五、 数字计时器逻辑框图：

报时电路
信号源电路
控制器电路
译码显示电路
00分00秒～59分59秒
计时器电路

f1=1Hz

校正
复位

f2=2Hz

K2
K1

0
1
0
1

f3=500Hz

f4=1KHz

II、各元件引脚布局图及逻辑功能

一、 NE555 一片 (多谐振荡)：
1、 引脚布局图：

图1 NE555引脚布局图

2、 内部结构图：

图2 NE555内部结构图
3、 逻辑功能说明：
NE555是在电子科技行业广为应用的一种集成电路，用途十分广泛。在本电路中，构成时钟发生器，是整个电路的核心。其引脚布局图如图1所示。
其中引脚1为接地端，引脚2和引脚6为输入端，引脚3为输出端，引脚4为复位清零端，引脚5为调整端（通常空置或通过一个电容接地），引脚7位放电端，引脚8为电源。
4、 逻辑功能表：
(引脚4 )
Vi1(引脚6)
Vi2(引脚2)
VO(引脚3)
0
×
×
0
1
> Vcc
>Vcc
0
1
< Vcc
<Vcc
1
1
< Vcc
>Vcc
不变
表1 NE555逻辑功能表
二、 CD4040 一片 （分频）：
1、 引脚布局图：

图3 CD4040引脚布局图
2、 内部结构图：
图4 CD4040内部结构图
3、 逻辑功能说明：
CD4040是一种常用的12分频集成电路。当在输入端输入某一频率的方波信号时，其12个输出端的输出信号分别为该输入信号频率的2-1~2-12，在电路中利用其与NE555组合构成脉冲发生电路。其内部结构图如图4所示。
引脚图如图3所示，其中VDD为电源输入端，VSS为接地端，CP端为输入端，CR为清零端，Q1~Q12为输出端，其输出信号频率分别为输入信号频率的2-1~2-12。

三、 CD4518 两片 （8421BCD码十进制计数器）：
1、 引脚布局图：

图5 CD4518引脚布局图

2、 内部结构图：

图6 CD4518内部结构图

3、 逻辑功能说明：
CD4518时一种常用的8421BCD码加法计数器。每一片CD4518集成电路中集成了两个相互独立的计数器，每个计数器的内部结构图如图6所示。
4、 逻辑功能表：

输入
输出

CR
CP
EN
Q3
Q2
Q1
Q0
清零
1
×
×
0
0
0
0
计数
0
↑
1
BCD码加法计数
保持
0
×
0
保持
计数
0
0
↓
BCD码加法计数
保持
0
1
×
保持
表2 CD4518逻辑功能表
四、 CD4511 四片 （译码）：
1、 引脚布局图：

图7 CD4511引脚布局图

2、 内部结构图：

图7 CD4511内部结构图
3、 逻辑功能说明：
CD4511是一种8421BCD码向8段数码管各引脚码的转换器。当在其四个输入端输入8421BCD码时，其7个输出端可直接输出供7段数码管使用的信号。
BI：4脚是消隐输入控制端，当BI=0 时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。
LT：3脚是测试输入端，当BI=1，LT=0 时，译码输出全为1，不管输入 DCBA 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。
LE：锁定控制端，当LE=0时，允许译码输出。 LE=1时译码器是锁定保持状态，译码器输出被保持在LE=0时的数值。 A1、A2、A3、A4、为8421BCD码输入端。a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。
CD4511的内部有上拉电阻，在输入端与数码管笔段端接上限流电阻就可工作
4、 逻辑功能表：

输入
输出

LE
D
C
B
A
g
f
e
d
c
b
a
字符
测灯
0
×
×
×
×
×
×
1
1
1
1
1
1
1
8
灭零
1
0
×
0
0
0
0
0
0
0
0
0
0
0
消隐
锁存
1
1
1
×
×
×
×
显示LE=0→1时数据
译码
1
1
0
0
0
0
0
0
1
1
1
1
1
1
0
1
1
0
0
0
0
1
0
0
0
0
1
1
0
1
1
1
0
0
0
1
0
1
0
1
1
0
1
1
2
1
1
0
0
0
1
1
1
0
0
1
1
1
1
3
1
1
0
0
1
0
0
1
1
0
0
1
1
0
4
1
1
0
0
1
0
1
1
1
0
1
1
0
1
5
1
1
0
0
1
1
0
1
1
1
1
1
0
0
6
1
1
0
0
1
1
1
0
0
0
0
1
1
1
7
1
1
0
1
0
0
0
1
1
1
1
1
1
1
8
1
1
0
1
0
0
1
1
1
0
0
1
1
1
9
表3 CD4511逻辑功能表

五、 74LS00 三片 （与非）：

1、 引脚布局图：

图8 74LS00引脚布局图

2、 逻辑功能说明：
74LS00是一种十分常见的集成电路，其中集成了4个与非门。
3、 逻辑功能表：

输入
输出
B
A
Q
0
0
0
0
1
1
1
0
1
1
1
0
表4 74LS00逻辑功能表

六、 74LS20 一片 （4输入与非）：
1、 引脚布局图：

图9 74LS20引脚布局图
2、 逻辑功能说明：
74LS20同样是一种与非门集成电路，与74LS00不同的是它的每个与非门有4个输入端。
3、 逻辑功能表：

输入
输出
A
B
C
D
Q
0
X
X
X
1
X
0
X
X
1
X
X
0
X
1
X
X
X
0
1
1
1
1
1
0
表5 74LS20逻辑功能表

七、 74LS21 三片 （4输入与门）：
1、 引脚布局图：

图10 74LS21引脚布局图
2、 逻辑功能说明：
74LS21是一种4输入与门集成电路。
3、 逻辑功能表：

输入
输出
A
B
C
D
Q
0
X
X
X
0
X
0
X
X
0
X
X
0
X
0
X
X
X
0
0
1
1
1
1
1
表6 74LS21逻辑功能表
八、 74LS74 一片 （D触发）：
1、 引脚布局图：

图11 74LS74引脚布局图
2、 逻辑功能说明：
74LS74集成电路是一种D触发器。
3、 逻辑功能表：

输入
输出

CP

D
Q

清零
X
0
1
X
0
1
置“1”
X
1
0
X
1
0
送“0”
↑
1
1
0
O
1
送“1”
↑
1
1
1
1
0
保持
O
1
1
X
保持
不允许
X
0
0
X
不确定
表7 74LS74逻辑功能表
九、 电阻：
1KΩ 一只
3KΩ 一只
150Ω 四只
十、 电容：
0.047uf 一只
十一、 共阴极双字屏两块：
1、 引脚布局图：

图12 共阴极双字屏引脚布局图
2、 逻辑功能说明：
共阴极双字屏引脚布局图如图12所示，使用时只需将数码管的两个GND引脚接地，其他引脚通过330Ω电阻与CD4511的相应引脚相连即可。
3、 逻辑功能表：

显示字型
g
f
e
d
c
b
a
段码
0
0
1
1
1
1
1
1
3fh
1
0
0
0
0
1
1
0
06h
2
1
0
1
1
0
1
1
5bh
3
1
0
0
1
1
1
1
4fh
4
1
1
0
0
1
1
0
66h
5
1
1
0
1
1
0
1
6dh
6
1
1
1
1
1
0
1
7dh
7
0
0
0
0
1
1
1
07h
8
1
1
1
1
1
1
1
7fh
9
1
1
0
1
1
1
1
6fh
表8 共阴极双字屏逻辑功能表
III、各单元设计方法、过程、逻辑图

一、 脉冲发生电路：
脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。这里采用NE555集成电路和分频器CD4040构成。555定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。而后通过CD4040产生几种频率供后面使用。
当将NE555连结成图13所示的自激多谐振荡电路时，输出端为周期矩形波。

图13 周期矩形波发生电路

震荡周期T=0.695（）C，其中，，，所以，f=4373.401Hz，产生大约为4kHz 的脉冲。
将图13所示电路的输出端接至CD4040的输入端，从输出端得到分频信号1Hz（f1），
作为时钟信号；从输出端得到分频信号2Hz（f2），提供给校分电路D触发器CP端和校分信号；从和输出端分别得到8分频、4分频信号500Hz（）和1KHz（），提供给报时电路。
于是脉冲发生电路部分如图14所示。
f2
f1
f3
f4

图14 脉冲发生电路

二、 00分00秒～59分59秒计时器电路：
该电路由CD4518及74LS00组合得到。
由CD4518的功能表可知，当清零端输入0，EN端为1且CP端输入时钟信号或者清零端输入0，EN端输入时钟信号且CP端为0时计数器进行计数。其输出端QD QC QB QA输出从0000到1001的循环（本设计采用后者）。所以当使用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒的十位计数时，需要在QD QC QB QA输出0110时对其进行清零（因为CD4518是异步清零）。所以Cr2=2QC2QB，Cr4=4QC4QB。
在计时过程中，当秒个位的状态1QD1QC1QB1QA=1001时，秒十位需要接收一个进位信号来实现进位，即秒十位时钟端EN2接收的脉冲信号产生由“1”到“0”的变化时秒十位开始计数，从而实现进位。1QD只在秒个位状态由1001转变为0000时产生由“1”到“0”的变化。综上分析可得EN2=1QD。同样可以分析得到：分个位时钟端EN3=2QC，分十位时钟端EN4=3QD。秒个位时钟端外接脉冲信号。
带有清零电路的六十进制计数器逻辑电路图如图15所示。

校分保持秒位信号
清零信号
秒个位
f1=1Hz
清零信号
清零信号
清零信号
秒十位
分个位
分十位

图15 计时器逻辑电路图

三、 译码显示电路：
根据CD4511的逻辑功能表可知，当、 输入均为1而LE输入为0时其7个输出端分别输出一定的信号。只需将这些信号接入双字共阴显示器相对应的引脚即可使其显示我们所需要的数字。然而实际上我们需要在每个CD4511的输出端和数码管相应的输入端之间接入一个阻值为330Ω的电阻以防电流过大使数码管烧毁。由于电路的显示部分不会出现小数，故双字共阴显示器的小数点引脚悬空。显示部分电路如图16所示。
从CD4518输出端接入信号

图16 译码显示电路图
四、 控制器电路：
1、 校分电路：
校分电路要实现的功能：电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即令计时器分为快速计数，而秒位保持。
D触发器的输出端只在时钟的上升沿变化，而其他时刻保持上一次的电平，当开关在高低电平两种状态之间转换时，由于机械振动，在很短的时间内会在高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。然而在加上D触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。故可以用其构成防颤抖电路。
校分电路如图17所示，其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时Q端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，Q端输出低电平，总输出端输出信号为2Hz的时钟信号。
秒计数器个位时钟端（CP）
秒计数器十位进位端
分计时器个位时钟端
校分开关
f2=2Hz

图16 校分电路图
2、 复位电路：
清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。
分、秒十位清零端

f2=2Hz
电路如图17所示，正常状态下，开关打在高电平，电路正常工作。当需要清零时，打到低电平位置，Q端输出低电平，根据计时器电路图（图15），可以分析出秒和分的十位得以清零。 输出高电平，直接输出到CD4518的Cr端。根据CD4518的功能表（表2）当Cr端为高电平时，进行清零。所以秒和分的个位得以清零。
分、秒个位清零端
清零开关
图17 清零电路图
五、 报时电路：
电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。
对于这一要求，我们可以列一张表来形象的看出这一性质：
时刻
分十位
分个位
秒十位
秒个位
音高
频率
m8m7m6m5
m4m3m2m1
s8s7s6s5
s4s3s2s1
59分53秒
0101
1001
0101
0011
低
约500Hz
59分55秒
0101
1001
0101
0101
低
约500Hz
59分57秒
0101
1001
0101
0111
低
约500Hz
59分59秒
0101
1001
0101
1001
高
约1000Hz

对于分的十位个位和秒的十位，在鸣响的时候给出的信号应该是一样的。所以公示中有共同项m7m5m4m1s7s5,剩下的就是考虑秒个位的区别在s1为1时，s3，s2中有一个为1即发出500HZ的低声鸣响，在s4为1时发出1000HZ的高声鸣响。因此，总结得出公式为： F ，其中F为最后要传到扬声器中的信号,f3为500HZ信号，f4为1KZ的信号。
S4
f4
f3
S3
f3
S2
S5
S1
S7
m1
m4
m5
m7
具体电路图如下图（图18）：
图18 清零电路
IV、 完整计时器电路图
一、 总逻辑图：
二、总元件图：
二、 V、参考资料
一、《数字逻辑电路与系统设计》 蒋立平 主编 电子工业出版社
二、《电子线路实践教程》 姜萍 王建新 主编 科学出版社

黄凯
2011年1月3日（星期一）
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