数电实验6.docx

实验六 利用FPGA实现加法口诀电路与求和显示电路
班级：099XXXXX学号：2011XXXXX 姓名：XXX
一、 实验目的
1.利用Quarters II软件和Cyclone III开发板来实现加法口诀以及求和的显示电路
二、实验设备
（1）Quarters II软件
（2）Cyclone系列FPGA器件
三、实验原理
加法器概念： 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加 器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器 是一种数位电路，其可进行数字的加运算。随着微电子技术突飞猛进的发展,电路设计技术也由计算机辅助设计逐渐进入自动设计时代。随着加法器在集成电路中被大量的用到,研究加法器成了人们改进现有技术,发展集成电路产业的另一个重要部分。
对于本实验，实现加法运算功能的是加法计数器。
下面是四位同步二进制可预置计数器74LS161的引脚图,逻辑符号及功能表。图1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中是直接清零端，是预置数控制端，A3A2A1A0是预置数据输入端，EP和ET是计数控制端，是计数输出端，RCO是进位输出端。74161型计数器的功能表如表2所示。

(a) 外引线排列图 (b) 逻辑符号
74161型四位同步二进制计数器的功能表如图所示：
清0
预置
控制
时钟
预置数据输入
输出

EP
ET
CP
A3
A2
A1
A0

0
×
×
×
×
×
×
×
×
0
0
0
0
1
0
×
×
↑
d3
d2
d1
d0
d3
d2
d1
d0
1
1
0
×
×
×
×
×
×
保持
1
1
×
0
×
×
×
×
×
保持
1
1
1
1
↑
×
×
×
×
计数
① 异步清零。=0时，计数器输出被直接清零，与其他输入端的状态无关。
② 同步并行预置数。在=1条件下，当=0且有时钟脉冲CP的上升沿作用时，A3、A2、A1、A0输入端的数据 d3、d2 、d1、d0将分别被、、、所接收。
③ 保持。在==1条件下，当ET·EP=0，不管有无CP脉冲作用，计数器都将保持原有状态不变。需要说明的是，当EP=0，ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP状态如何，进位输出RCO=0。
④ 计数。当==EP=ET=1时，74161处于计数状态。

74283的引脚

74283 可进行两个 4 位二进制数的加法运算，每位有和输出Σ1~Σ4，进位由第四位得到 C4.
引出端符号:A1–A4 运算输入端；B1–B4 运算输入端；CIN 进位输入端；Σ1–Σ4 和输出端；C进位输出端
本实验用六片74161芯片来实现分频，用一片74161实现选频，74283实现加法电路，7447芯片实现显示。
要求前0.5秒两位数码管分别显示被加数和加数，后0.5秒两位数码管显示加法结果的十位和个位，所以，让数码管在脉冲的高电平进行显示加数和被加数，低电平进行求和显示，求和应用两片74283超前进位加法器进行求和，第一片进行加数和被加数各四位二进制求和，然后对其进行调整，使其输出十进制进位，利用进位端，对输出的四位个位加6进行二进制调整，使其显示个位。
（3）被加数，加数对脉冲信号进行与运算，对和的个位和十位与脉冲信号取非后进行与运算，显示的时候要用7447进行调整来进行数码显示。
四、实验内容
用开发板的两位数码管实现显示：
0+0=0, 0+1=1, 0+2=2，......0+9=9；
1+1=2, 1+2=3, ..............1+9=10；
2+2=4，....................2+9=11;
3+3=6,..................3+9=12;
4+4=8,..............4+9=13;
5+5................5+9=14;
6+6..............6+9=15;
7+7............7+9=16;
8+8=16, 8+9=17;
9+9=18;
加法口诀表，实验所需具体器件不限，可以自己决定；
要求：1）显示方式要求，假设数码管显示被加数、加数频率1Hz，则前0.5秒两位数码管分别显示被加数和加数，后0.5秒两位数码管显示加法结果的十位和个位（即用分时显示的方法实现被加数，加数和最终结果的显示）；2）被加数和加数显示顺序按照如上顺序循环并按照人眼可分辨频率自动变化，加法符号（+）不需要被显示，加法结果显示时需要做出一个简单标记用以区别被加数和加数显示；3）显示速度可以调节。
实验电路图如下：