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1 Camera link 1.1 引言 Camera link 是一个为视觉应用设计的通讯接口，它对NS的Channel link技术进行了拓展. 1.2 约定文档中“shall”表示强制要求，“can”表示可选。 1.3 LVDS技术描述低压差分信号是一个高速、低功耗、常用的接口标准。又称为ANSI/TIS/EIA-644。最大传输速率1.923Gbps。差分信号能承受±1v的共模噪声。 1.4 Channel Link 国家半导体（NS）为了解决平板显示问题开发了channel link技术，基于LVDS物理层。channel link包含一个发一个收，发送端接收28位的单端信号和一个单端时钟，数据按照7:1串行化，这样需要4根LVDS数据线和一个LVDS时钟线。接收端接收4个LVDS数据流和一个专用时钟，并转换成28bits数据和一个时钟。示意图如下 1.5 Camera Link的5种配置方式每种配置支持不同的位宽，方便制造商选择不同的配置来匹配他们的产品。 •lite - Supports up to 10 bits, one connector •base - Supports up to 24 bits, one connector •medium - Supports up to 48 bits, two connectors •full - Supports up to 64 bits, two connectors •80 bit - Supports up to 80 bits, two connectors 1.6 技术优势 1.6.1 较小的连接器和线缆 28bits可以通过5个LVDS对传输，降低了接插件的大小，为更小的相机提供了可能。 1.6.2 高数据传输速率 Channel Link家族芯片的最大速率可达2.38Gbps，符合当前传输速度不断提高的趋势 2 相机信号要求 2.1 介绍主要介绍信号的定义，Camera Link线缆提供控制信号、串行通信和视频数据。 2.2 视频数据图像数据和图像数据使能在channel link总线上传输。 2.2.1 Camera Link Base/Medium/Full Camera Link Base/Medium/Full定义了4个使能信号，描述如下 •FVAL—场有效，高期间可以输出行有效，FVAL和第一个有效行前沿没有间隔 •LVAL—行有效，高期间可以输出数据有效，LVAL和第一个像素有效没有间隔 •DVAL—数据有效，高有效 •Spare—剩余，备用相机上的每个channellink 芯片都必须提供所有定义的使能信号，相机需保证所有未用到的数据位必须嵌位到一个已知值。图像数据位分布请参考第四、五部分。 2.2.2 Camera Link Lite •FVAL—场有效，高期间可以输出行有效，FVAL和第一个有效行前沿没有间隔 •LVAL—行有效，高期间可以输出数据有效，LVAL和第一个像素有效没有间隔 •DVAL—数据有效，高有效 •Spare—这种配置下没有分配相机上的每个channellink 芯片都必须提供上述3个使能信号，相机需保证所有未用到的数据位必须嵌位到一个已知值。图像数据位分布请参考第4、5章。 2.2.3 Camera Link 80bit 80bit配置模式使用了一些使能信号来传输数据，所有的剩余用来传输数据。使能信号定义如下 •FVAL—场有效，高期间可以输出行有效，只提供给第一片channel link芯片 •LVAL—行有效，高期间可以输出数据有效，提供给所有channel link芯片备注：DVAL和Spare信号用来传输数据相机必须给基本channellink芯片提供FVAL和LVAL信号，其他两片必须提供LVAL，其他信号用作数据。 2.3 相机控制信号 2.3.1 Camera Link Base/Medium/Full 保留4个LVDS信号对，用来做通用相机控制，对采集卡来说是输出，相机是输入，相机制造商可以根据他们的产品定义这些信号。 •Camera Control 1 (CC1) •Camera Control 2 (CC2) •Camera Control 3 (CC3) •Camera Control 4 (CC4) 2.3.2 Camera Link Lite 保留1个LVDS信号对，用来做通用相机控制，对采集卡来说是输出，相机是输入，相机制造商可以根据他们的产品定义这个信号。 •Camera Control (CC) 2.3.3 Camera Link 80bit 同Camera Link Base/Medium/Full 2.4 通讯 2.4.1 Camera Link Base/Medium/Full 2个LVDS信号对，用来做相机和采集卡间的异步串行通讯，波特率至少9600。信号包含 •SerTFG—to采集卡的差分对 •SerTC—to相机的差分对串行接口有如下特性一个开始位，一个停止位，没有奇偶校验，没有握手。采集卡厂商必须提供一个API来使用这个串行通讯接口，详细参见第8章 2.4.2 Camera Link Lite 1个LVDS信号对，用来做从采集卡向相机异步串行通讯，从相机到采集卡的通讯在数据的一个LVDS信号对上。 •SerTC—to相机的差分对 •SerTFG—to采集卡的差分对，这个信号分配到数据个差分对上，详细参见bit分配，传输速率不是时钟速率，根据相机中的波特率来定。串行接口有如下特性一个开始位，一个停止位，没有奇偶校验，没有握手。采集卡厂商必须提供一个API来使用这个串行通讯接口，详细参见第8章 2.4.3 Camera Link 80bit 同Camera Link Base/Medium/Full 3 端口分配不同配置的命名如下： •Lite/Base – 1个Channel Link 芯片, 1个线缆连接器 •Medium - 2个Channel Link 芯片, 2个线缆连接器 •Full/80 bit - 3个Channel Link 芯片, 2个线缆连接器 3.1 端口定义-所有配置一个端口定位一个8位的字，LSB是bit0，MSB是bit7,。CameraLink使用8个端口，从A-J，下表中列出了各种配置的具体情况。 Configuration Ports Supported Number of Chips Number of onnectors Lite A, B (up to 10 bits only) 1 1 Base A, B, C 1 1 Medium A, B, C, D, E, F 2 2 Full A, B, C, D, E, F, G, H 3 2 80 bit A, B, C, D, E, F, G, H, I, J 3 2 3.2 相机硬件布局和框图 3.2.1 Base/Medium/Full 配置 Figure 1 Data Routing for Base, Medium, and Full Configurations Figure 2 Block Diagram of Base, Medium, and Full Configuration 3.2.2 Lite Configurations Figure 3 Data Routing for Lite ConfigurationsPort Figure 4 Block Diagram of Lite Configuration 3.2.3 80 bit Configurations 下图列出了80bit 10tap/8bit的配置和布局和80bit 8tap/10bit的配置和布局。 Figure 5 Data Routing for 80 bit Configurations Figure 6 Block Diagram of 80 bit, 10-tap/8-bit Configuration Figure 7 Block Diagram of 80 bit, 8-tap/10-bit Configuration 4 channellink芯片到接插件的位分布 4.1 Base, Medium and Full Configurations的位分布芯片端的位分布 Pin-Name Chip X Signal Chip Y Signal Chip Z Signal TxCLK Out/ TxCLK In Strobe Strobe Strobe TX/RX24 LVAL LVAL LVAL TX/RX25 FVAL FVAL FVAL TX/RX26 DVAL DVAL DVAL TX/RX23 Spare Spare Spare TX/RX0 PortA0 PortD0 PortG0 TX/RX1 PortA1 PortD1 PortG1 TX/RX2 PortA2 PortD2 PortG2 TX/RX3 PortA3 PortD3 PortG3 TX/RX4 PortA4 PortD4 PortG4 TX/RX6 PortA5 PortD5 PortG5 TX/RX27 PortA6 PortD6 PortG6 TX/RX5 PortA7 PortD7 PortG7 TX/RX7 PortB0 PortE0 PortH0 TX/RX8 PortB1 PortE1 PortH1 TX/RX9 PortB2 PortE2 PortH2 TX/RX12 PortB3 PortE3 PortH3 TX/RX13 PortB4 PortE4 PortH4 TX/RX14 PortB5 PortE5 PortH5 TX/RX10 PortB6 PortE6 PortH6 TX/RX11 PortB7 PortE7 PortH7 TX/RX15 PortC0 PortF0 TX/RX18 PortC1 PortF1 TX/RX19 PortC2 PortF2 TX/RX20 PortC3 PortF3 TX/RX21 PortC4 PortF4 TX/RX22 PortC5 PortF5 TX/RX16 PortC6 PortF6 TX/RX17 PortC7 PortF7 4.2 Bit Allocation for the 80-Bit, 10-tap/8-bit Configuration 芯片端的位分布 Pin-Name Chip X Signal Chip Y Signal Chip Z Signal TxCLK Out/ TxCLK In Strobe Strobe Strobe TX/RX0 Port A0 Port D2 Port G5 TX/RX1 Port A1 Port D3 Port G6 TX/RX2 Port A2 Port D4 Port G7 TX/RX3 Port A3 Port D5 Port H0 TX/RX4 Port A4 Port D6 Port H1 TX/RX5 Port A5 Port D7 Port H2 TX/RX6 Port A6 Port E0 Port H3 TX/RX7 Port A7 Port E1 Port H4 TX/RX8 Port B0 Port E2 Port H5 TX/RX9 Port B1 Port E3 Port H6 TX/RX10 Port B2 Port E4 Port H7 TX/RX11 Port B3 Port E5 Port I0 TX/RX12 Port B4 Port E6 Port I1 TX/RX13 Port B5 Port E7 Port I2 TX/RX14 Port B6 Port F0 Port I3 TX/RX15 Port B7 Port F1 Port I4 TX/RX16 Port C0 Port F2 Port I5 TX/RX17 Port C1 Port F3 Port I6 TX/RX18 Port C2 Port F4 Port I7 TX/RX19 Port C3 Port F5 Port J0 TX/RX20 Port C4 Port F6 Port J1 TX/RX21 Port C5 Port F7 Port J2 TX/RX22 Port C6 Port G0 Port J3 TX/RX23 Port C7 Port G1 Port J4 TX/RX24 LVAL Port G2 Port J5 TX/RX25 FVAL Port G3 Port J6 TX/RX26 Port D0 Port G4 Port J7 TX/RX27 Port D1 LVAL LVAL 4.3 Bit Allocation for the 80-Bit, 8-tap/10-bit Configuration 芯片端的位分布 Pin-Name Chip X Signal Chip Y Signal Chip Z Signal TxCLK Out/ TxCLK In Strobe Strobe Strobe TX/RX0 Port A0 Port D0 Port G0 TX/RX1 Port A1 Port D1 Port G1 TX/RX2 Port A2 Port D2 Port G2 TX/RX3 Port A3 Port D3 Port G3 TX/RX4 Port A4 Port D4 Port G4 TX/RX6 Port A5 Port D5 Port G5 TX/RX27 Port A6 Port D6 Port G6 TX/RX5 Port A7 Port D7 Port G7 TX/RX7 Port B0 Port E0 Port H0 TX/RX8 Port B1 Port E1 Port H1 TX/RX9 Port B2 Port E2 Port H2 TX/RX12 Port B3 Port E3 Port H3 TX/RX13 Port B4 Port E4 Port H4 TX/RX14 Port B5 Port E5 Port H5 TX/RX10 Port B6 Port E6 Port H6 TX/RX11 Port B7 Port E7 Port H7 TX/RX15 Port C0 Port F0 Port I5 TX/RX18 Port C1 Port F1 Port I6 TX/RX19 Port C2 Port F2 Port I7 TX/RX20 Port C3 Port F3 Port J0 TX/RX21 Port C4 Port F4 Port J1 TX/RX22 Port C5 Port F5 Port J2 TX/RX16 Port C6 Port F6 Port J3 TX/RX17 Port C7 Port F7 Port J4 TX/RX24 LVAL LVAL LVAL TX/RX25 FVAL Port I2 Port J5 TX/RX26 Port I0 Port I3 Port J6 TX/RX23 Port I1 Port I4 Port J7 4.4 Bit Allocation for the Lite Configuration 芯片端位分布 Pin-Name Chip X Signals 8-bit 10-bit TxCLK Out/ TxCLK In Strobe Strobe TX/RX24 LVAL LVAL TX/RX25 FVAL FVAL TX/RX26 DVAL DVAL TX/RX22 SerTFG SerTFG TX/RX0 PortA0 PortA0 TX/RX1 PortA1 PortA1 TX/RX2 PortA2 PortA2 TX/RX3 PortA3 PortA3 TX/RX4 PortA4 PortA4 TX/RX6 PortA5 PortA5 TX/RX20 PortA6 PortA6 TX/RX21 PortA7 PortA7 TX/RX7 PortB0 PortB0 TX/RX19 PortB1 PortB1 5 不同配置的位分布 5.1 Bit Assignments for Base Configuration Port/bit 8-bit x 1~3* 10-bit x 1~2 12-bit x 1~2 14-bit x 1 16-bit x 1 24-bit RGB Port A0 A0 A0 A0 A0 A0 R0 Port A1 A1 A1 A1 A1 A1 R1 Port A2 A2 A2 A2 A2 A2 R2 Port A3 A3 A3 A3 A3 A3 R3 Port A4 A4 A4 A4 A4 A4 R4 Port A5 A5 A5 A5 A5 A5 R5 Port A6 A6 A6 A6 A6 A6 R6 Port A7 A7 A7 A7 A7 A7 R7 Port B0 B0 A8 A8 A8 A8 G0 Port B1 B1 A9 A9 A9 A9 G1 Port B2 B2 Nc A10 A10 A10 G2 Port B3 B3 Nc A11 A11 A11 G3 Port B4 B4 B8 B8 A12 A12 G4 Port B5 B5 B9 B9 A13 A13 G5 Port B6 B6 Nc B10 nc A14 G6 Port B7 B7 Nc B11 nc A15 G7 Port C0 C0 B0 B0 nc nc B0 Port C1 C1 B1 B1 nc nc B1 Port C2 C2 B2 B2 nc nc B2 Port C3 C3 B3 B3 nc nc B3 Port C4 C4 B4 B4 nc nc B4 Port C5 C5 B5 B5 nc nc B5 Port C6 C6 B6 B6 nc nc B6 Port C7 C7 B7 B7 nc nc B7 *如果使用一个通道，使用PORTA，如果使用两个通道使用PARTA和POARTB。 5.2 Bit Assignment for Medium Configuration Port/bit 8-bit x 4 10-bit x 3~4 12-bit x 3~4 30-bit RGB 36-bit RGB Port A0 A0 A0 A0 R0 R0 Port A1 A1 A1 A1 R1 R1 Port A2 A2 A2 A2 R2 R2 Port A3 A3 A3 A3 R3 R3 Port A4 A4 A4 A4 R4 R4 Port A5 A5 A5 A5 R5 R5 Port A6 A6 A6 A6 R6 R6 Port A7 A7 A7 A7 R7 R7 Port B0 B0 A8 A8 R8 R8 Port B1 B1 A9 A9 R9 R9 Port B2 B2 nc A10 nc R10 Port B3 B3 nc A11 nc R11 Port B4 B4 B8 B8 B8 B8 Port B5 B5 B9 B9 B9 B9 Port B6 B6 nc B10 nc B10 Port B7 B7 nc B11 nc B11 Port C0 C0 B0 B0 B0 B0 Port C1 C1 B1 B1 B1 B1 Port C2 C2 B2 B2 B2 B2 Port C3 C3 B3 B3 B3 B3 Port C4 C4 B4 B4 B4 B4 Port C5 C5 B5 B5 B5 B5 Port C6 C6 B6 B6 B6 B6 Port C7 C7 B7 B7 B7 B7 Port D0 D0 D0 D0 nc nc Port D1 D1 D1 D1 nc nc Port D2 D2 D2 D2 nc nc Port D3 D3 D3 D3 nc nc Port D4 D4 D4 D4 nc nc Port D5 D5 D5 D5 nc nc Port D6 D6 D6 D6 nc nc Port D7 D7 D7 D7 nc nc Port E0 Nc C0 C0 G0 G0 Port E1 Nc C1 C1 G1 G1 Port E2 Nc C2 C2 G2 G2 Port E3 Nc C3 C3 G3 G3 Port E4 Nc C4 C4 G4 G4 Port E5 Nc C5 C5 G5 G5 Port E6 Nc C6 C6 G6 G6 Port E7 Nc C7 C7 G7 G7 Port F0 Nc C8 C8 G8 G8 Port F1 Nc C9 C9 G9 G9 Port F2 Nc nc C10 nc G10 Port F3 Nc nc C11 nc G11 Port F4 Nc D8 D8 nc nc Port F5 Nc D9 D9 nc nc Port F6 Nc nc D10 nc nc Port F7 Nc nc D11 nc nc 5.3 Bit Assignment for Full/80 bit Configuration Port/bit 8-bit x 8 Port/bit 8-bit x 8 Port A0 A0 Port E0 E0 Port A1 A1 Port E1 E1 Port A2 A2 Port E2 E2 Port A3 A3 Port E3 E3 Port A4 A4 Port E4 E4 Port A5 A5 Port E5 E5 Port A6 A6 Port E6 E6 Port A7 A7 Port E7 E7 Port B0 B0 Port F0 F0 Port B1 B1 Port F1 F1 Port B2 B2 Port F2 F2 Port B3 B3 Port F3 F3 Port B4 B4 Port F4 F4 Port B5 B5 Port F5 F5 Port B6 B6 Port F6 F6 Port B7 B7 Port F7 F7 Port C0 C0 Port G0 G0 Port C1 C1 Port G1 G1 Port C2 C2 Port G2 G2 Port C3 C3 Port G3 G3 Port C4 C4 Port G4 G4 Port C5 C5 Port G5 G5 Port C6 C6 Port G6 G6 Port C7 C7 Port G7 G7 Port D0 D0 Port H0 H0 Port D1 D1 Port H1 H1 Port D2 D2 Port H2 H2 Port D3 D3 Port H3 H3 Port D4 D4 Port H4 H4 Port D5 D5 Port H5 H5 Port D6 D6 Port H6 H6 Port D7 D7 Port H7 H7 5.4 Bit Assignments for 80 bit Configuration, 10-tap/8-bit mode 80bits配置方式支持移动配置80bits，在这种模式下，full模式下不用的多余的信号被配置成携带数据信号。注意：80bit正式名称曾称作“deca”或“full plus”配置，目前已正式使用80bit名称 80bit配置有两个版本，10tap/8bit和8bit/10tapmode. 本节是10tap/8bit模式 Port Camera Grabber Signal Port A0 TxIN0 RxOUT0 D0 Bit 0 Port A1 TxIN1 RxOUT1 D0 Bit 1 Port A2 TxIN2 RxOUT2 D0 Bit 2 Port A3 TxIN3 RxOUT3 D0 Bit 3 Port A4 TxIN4 RxOUT4 D0 Bit 4 Port A5 TxIN5 RxOUT5 D0 Bit 5 Port A6 TxIN6 RxOUT6 D0 Bit 6 Port A7 TxIN7 RxOUT7 D0 Bit 7 (MSB) Port B0 TxIN8 RxOUT8 D1 Bit 0 Port B1 TxIN9 RxOUT9 D1 Bit 1 Port B2 TxIN10 RxOUT10 D1 Bit 2 Port B3 TxIN11 RxOUT11 D1 Bit 3 Port B4 TxIN12 RxOUT12 D1 Bit 4 Port B5 TxIN13 RxOUT13 D1 Bit 5 Port B6 TxIN14 RxOUT14 D1 Bit 6 Port B7 TxIN15 RxOUT15 D1 Bit 7 (MSB) Port C0 TxIN16 RxOUT16 D2 Bit 0 Port C1 TxIN17 RxOUT17 D2 Bit 1 Port C2 TxIN18 RxOUT18 D2 Bit 2 Port C3 TxIN19 RxOUT19 D2 Bit 3 Port C4 TxIN20 RxOUT20 D2 Bit 4 Port C5 TxIN21 RxOUT21 D2 Bit 5 Port C6 TxIN22 RxOUT22 D2 Bit 6 Port C7 TxIN23 RxOUT23 D2 Bit 7 (MSB) LVAL TxIN24 RxOUT24 Line Valid FVAL TxIN25 RxOUT25 Frame Valid Port D0 TxIN26 RxOUT26 D3 Bit 0 Port D1 TxIN27 RxOUT27 D3 Bit 1 Strobe TxCLKIn RxCLKOut Pixel Clock Port Camera Grabber Signal Port D2 TxIN0 RxOUT0 D3 Bit 2 Port D3 TxIN1 RxOUT1 D3 Bit 3 Port D4 TxIN2 RxOUT2 D3 Bit 4 Port D5 TxIN3 RxOUT3 D3 Bit 5 Port D6 TxIN4 RxOUT4 D3 Bit 6 Port D7 TxIN5 RxOUT5 D3 Bit 7 (MSB) Port E0 TxIN6 RxOUT6 D4 Bit 0 Port E1 TxIN7 RxOUT7 D4 Bit 1 Port E2 TxIN8 RxOUT8 D4 Bit 2 Port E3 TxIN9 RxOUT9 D4 Bit 3 Port E4 TxIN10 RxOUT10 D4 Bit 4 Port E5 TxIN11 RxOUT11 D4 Bit 5 Port E6 TxIN12 RxOUT12 D4 Bit 6 Port E7 TxIN13 RxOUT13 D4 Bit 7 (MSB) Port F0 TxIN14 RxOUT14 D5 Bit 0 Port F1 TxIN15 RxOUT15 D5 Bit 1 Port F2 TxIN16 RxOUT16 D5 Bit 2 Port F3 TxIN17 RxOUT17 D5 Bit 3 Port F4 TxIN18 RxOUT18 D5 Bit 4 Port F5 TxIN19 RxOUT19 D5 Bit 5 Port F6 TxIN20 RxOUT20 D5 Bit 6 Port F7 TxIN21 RxOUT21 D5 Bit 7 (MSB) Port G0 TxIN22 RxOUT22 D6 Bit 0 Port G1 TxIN23 RxOUT23 D6 Bit 1 Port G2 TxIN24 RxOUT24 D6 Bit 2 Port G3 TxIN25 RxOUT25 D6 Bit 3 Port G4 TxIN26 RxOUT26 D6 Bit 4 LVAL TxIN27 RxOUT27 Line Valid Strobe TxCLKIn RxCLKOut Pixel Clock Port Camera Grabber Signal Port G5 TxIN0 RxOUT0 D6 Bit 5 Port G6 TxIN1 RxOUT1 D6 Bit 6 Port G7 TxIN2 RxOUT2 D6 Bit 7 (MSB) Port H0 TxIN3 RxOUT3 D7 Bit 0 Port H1 TxIN4 RxOUT4 D7 Bit 1 Port H2 TxIN5 RxOUT5 D7 Bit 2 Port H3 TxIN6 RxOUT6 D7 Bit 3 Port H4 TxIN7 RxOUT7 D7 Bit 4 Port H5 TxIN8 RxOUT8 D7 Bit 5 Port H6 TxIN9 RxOUT9 D7 Bit 6 Port H7 TxIN10 RxOUT10 D7 Bit 7 (MSB) Port I0 TxIN11 RxOUT11 D8 Bit 0 Port I1 TxIN12 RxOUT12 D8 Bit 1 Port I2 TxIN13 RxOUT13 D8 Bit 2 Port I3 TxIN14 RxOUT14 D8 Bit 3 Port I4 TxIN15 RxOUT15 D8 Bit 4 Port I5 TxIN16 RxOUT16 D8 Bit 5 Port I6 TxIN17 RxOUT17 D8 Bit 6 Port I7 TxIN18 RxOUT18 D8 Bit 7 (MSB) Port J0 TxIN19 RxOUT19 D9 Bit 0 Port J1 TxIN20 RxOUT20 D9 Bit 1 Port J2 TxIN21 RxOUT21 D9 Bit 2 Port J3 TxIN22 RxOUT22 D9 Bit 3 Port J4 TxIN23 RxOUT23 D9 Bit 4 Port J5 TxIN24 RxOUT24 D9 Bit 5 Port J6 TxIN25 RxOUT25 D9 Bit 6 Port J7 TxIN26 RxOUT26 D9 Bit 7 (MSB) LVAL TxIN27 RxOUT27 Line Valid Strobe TxCLKIn RxCLKOut Pixel Clock 5.5 Bit Assignments for 80 bit Configuration, 8-tap/10-bit mode Port Camera Grabber Signal Port A0 TxIN0 RxOUT0 D0 Bit 2 Port A1 TxIN1 RxOUT1 D0 Bit 3 Port A2 TxIN2 RxOUT2 D0 Bit 4 Port A3 TxIN3 RxOUT3 D0 Bit 5 Port A4 TxIN4 RxOUT4 D0 Bit 6 Port A5 TxIN6 RxOUT6 D0 Bit 7 Port A6 TxIN27 RxOUT27 D0 Bit 8 Port A7 TxIN5 RxOUT5 D0 Bit 9 (MSB) Port B0 TxIN7 RxOUT7 D1 Bit 2 Port B1 TxIN8 RxOUT8 D1 Bit 3 Port B2 TxIN9 RxOUT9 D1 Bit 4 Port B3 TxIN12 RxOUT12 D1 Bit 5 Port B4 TxIN13 RxOUT13 D1 Bit 6 Port B5 TxIN14 RxOUT14 D1 Bit 7 Port B6 TxIN10 RxOUT10 D1 Bit 8 Port B7 TxIN11 RxOUT11 D1 Bit 9 (MSB) Port C0 TxIN15 RxOUT15 D2 Bit 2 Port C

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