数字电路学习课件.ppt

4.5,组合可编程逻辑器件,可编程逻辑器件,PLD,(,P,rogrammable,L,ogic,D,evice),是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。,4.5,组合可编程逻辑器件,4.5.1 PLD,的结构、表示方法及分类,4.5.2,组合逻辑电路的,PLD,实现,互补,输入,4.5.1 PLD,的结构、表示方法及分类,与门,阵列,或门,阵列,乘积项,和项,PLD,主体,输入,电路,输入信号,输出,电路,输出函数,反馈输入信号,1,、,PLD,的基本结构,可由或阵列直接输出，构成组合输出；,通过寄存器输出，构成时序方式输出。,互补,输入,与门,阵列,或门,阵列,乘积项,和项,1,、,PLD,的基本结构,2.,PLD,的,逻辑符号表示方法,(1),连接的方式,L,1,A,B,C,=AC,(a),A,C,L,&,A,B,L,1,L,2,A,C,B,(b),=A+B,(2),基本门电路的表示方式,输出恒等于,0,的与门,(2),基本门电路的表示方式,三态输出缓冲器,输出为,1,的与门,输入缓冲器,(2),基本门电路的表示方式,(3),编程连接技术,PLD,表示的与门,a.,熔丝工艺的与门原理图,L=AB,C,逻辑功能分析,(3),编程连接技术,b.CMOS,工艺的与门原理图,PLD,表示的与门,X,连接,连接,连接,断开,A,、,B,、,C,中有一个为,0,1 0 1,输出为,0,；,A,、,B,、,C,都为,1,0 0 0,输出为,1,L=ABC,浮,栅,MOS,管,类似增强型,NMOS,管,(3),编程连接技术,b.CMOS,工艺的与门原理图,X,断开,连接,连接,断开,L=AC,X,器件的开关状态不同,电路实现逻辑函数也就不同,.,(4),浮栅,MOS,管开关,用不同的浮栅,MOS,管连接的,PLD,，编程信息的擦除方法也不同。,SIMOS,管连接的,PLD,，采用紫外光照射擦除；,Flotox MOS,管和快闪叠栅,MOS,管，采用电擦除方法。,浮,栅,MOS,管,叠栅注入,MOS(SIMOS),管,浮栅隧道氧化层,MOS(Flotox MOS),管,快闪,(Flash),叠栅,MOS,管,浮栅上带有负电荷时，使得,MOS,管的开启电压变高，如给控制栅加,V,T1,控制电压，,MOS,管仍处于截止状态。,当浮栅上没有电荷时，给控制栅加上大于,V,T1,的控制电压,，,MOS,管导通。,a.,叠栅注入,MOS(SIMOS),管,-25V+,GND,5V,GND,i,D,V,T1,V,T2,v,GS,浮栅无电子,O,编程前,i,D,V,T1,V,T2,v,GS,浮栅无电子,浮栅有电子,O,编程前,编程后,若要擦除，可用,紫外线或,X,射线，距管子,2,厘米处照射,15-20,分钟，浮栅上的电子放电。,5V,5V,GND,截止,5V,5V,GND,导通,L=BC,连接,连接,断开,断开,浮栅延长区与漏区,N+,之间的交叠处有一个厚度约为,80A(,埃,),的薄绝缘层,遂道区,。,当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。,遂道,MOS,管,是用电擦,除的，擦除速度快。,b.,浮栅隧道氧化层,MOS(Flotox MOS),管,结构特点,:,1.,闪速存储器存储单元,MOS,管的源极,N+,区大于漏极,N+,区，而,SIMOS,管的源极,N+,区和漏极,N+,区是对称的；,2.,浮栅到,P,型衬底间的氧化绝缘层比,SIMOS,管的更薄。通过浮栅与源极之间超薄氧化层的电子隧道效应进行擦除。,c.,快闪叠栅,MOS,管开关（,Flash Memory),（自学）,特点,：结构简单、集成度高、编程可靠、擦除快捷。,3.PLD,的分类,PROM,PLA,PAL,GAL,低密度可编程逻辑器件,（,LDPLD,）,EPLD,CPLD,FPGA,高密度可编程逻辑器件,（,HDPLD,）,可编程逻辑器件,（,PLD,）,按集成密度划分为,按结构特点划分,简单,PLD(PAL,，,GAL),复杂的可编程器件,(CPLD):,CPLD,的代表芯片如：,Altera,的,MAX,系列,现场可编程门阵列,(FPGA),与阵列固定，或阵,列可编程,(,PROM,),P,rogrammable,R,ead,O,nly,M,emory,按,PLD,中的与、或阵列是否可编程分为三种,与阵列、或阵列,均可编程,(PLA),P,rogrammable,L,ogic,A,rray,按,PLD,中的与、或阵列是否可编程分为三种,与阵列可编程，或,阵列固定,PAL(P,rogrammable,A,rray,L,ogic),和,GAL,(,G,eneric,A,rray,L,ogic),按,PLD,中的与、或阵列是否可编程分为三种,例,1:,试用,PROM,产生一组逻辑函数。,解：,(1),由于,PROM,的地址译码器是固定的最小项“与”阵列，所以需将,Y,0,Y,2,各式化为最小项形式。,4.5.2,组合逻辑电路的,PLD,实现,(3),由,Y,0,Y,2,最小项画出,PROM,的编程阵列图,用,PROM,产生一组逻辑函数,固定“与”,阵列,A,1,1,B,1,C,1,D,Y,0,Y,1,Y,2,m,2,m,3,m,6,m,7,m,10,m,12,m,13,m,14,可编程“或”,阵列,例,2,:,试用,PLA,产生例,2,的一组逻辑函数。,解：,(1),由于,PLA,的“与”阵列和“或”阵列均可编程。因此，需将,Y,0,Y,2,的“与或”逻辑函数式化简，然后分别对其“与”阵列和“或”阵列进行编程。,用,PLA,产生一组逻辑函数,1,A,1,B,1,C,1,D,Y,0,Y,1,Y,2,可编程“或”,阵列,与,PROM,阵列的编程相比,PLA,的编程简捷得多,可编程“与”,阵列,例,3,由,PLA,构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能,。,A,n,B,n,C,n,A,n,B,n,A,n,C,n,B,n,C,n,全加器,A,n,B,n,C,n,A,n,B,n,C,n,A,n,B,n,C,n,例,4:,由,PAL,构成的电路,试写出该电路的逻辑表达式。,END,