金属-氧化物-半导体场效应管(MOS-FET).ppt

单击此处编辑母版标题样式,*,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,金属,-,氧化物,-,半导体场效应管,Metal-Oxide-Semiconductor Field Effect Transistor,1.,基本知识概述,2.,分类、命名、标识、结构,3.,基本特性,4.,应用,5.,制程及工艺,6.,常见失效模式及案例分析,7.Derating,标准及其测试方法,1.1,MOSFET,的基本知识,1.1.1,概述,场效应管是一种利用电场效应来控制其电流大小的半导体器件。这种器件不仅兼有体积小、重量轻、耗电省、寿命长等特点，而且还有输入阻抗高、噪声低、热稳定性好、抗辐射能力强和制造工艺简单,存在零温度系数工作点等优点，因而大大地扩展了它的应用范围，特别是在大规模和超大规模集成电路由于面积仅为双极型三极管的,5,，因此得到了广泛的应用。,然而由于场效应管输入阻抗很高，栅极的感应电荷不易泻放，且二氧化硅绝缘层很薄，栅极与衬底间的等效电容很小感应产生的少量电荷即可形成很高的电压，容易击穿二氧化硅绝缘层而损坏管子。存放管子时应将栅极和源极短接在一起，避免栅极悬空。进行焊接时烙铁外壳应接地良好，防止因烙铁漏电而将管子击穿。,本文从场效应管的结构、特性出发，阐述其工作原理、应用、失效条件、以及,Derating,测试参数、测试方法。,2.1.,分类、命名、标识、结构,2.1.1,按,结构,分，有两类,1.,结型,JFET,(Junction type Field Effect Transistor),利用半导体内的电场效应进行工作，也称为体内场效应器件。,a,：,JFET,的概念图,b:JFET,的符号,门极的箭头指向为,p,指向,n,方向，分别表示内向为,n,沟道,JFET,，外向为,p,沟道,JFET,。,2.,绝缘栅型,IGFET,(Insulated Gate Field Effect Transistor),也称金属氧化物半导体三极管,MOSFET,（,Metal Oxide Semiconductor FET,）,根据,Vgs,0V,时是否有导电沟道,MOS,管又分为：,N,沟道增强型,N,沟道耗尽型,P,沟道增强型,P,沟道耗尽型,如图,增强型,MOS,管,（,N,型及,P,型导电通道）,各种结构的,FET,均有门极、源极、漏极,3,个端子，将这些与双极性晶体管的各端子对应如下表所示。,根据,JFET,、,MOSFET,的通道部分的半导体是,p,型或是,n,型分别有,p,沟道元件，,n,沟道元件两种类型,n,沟道型,JFET,与,MOSFET,结构图比较,FET,双极性晶体管,漏极 集电极,栅极 基极,源极 发射极,3.1.,基本特性,首先，门极,-,源极间电压以,0V,时考虑（,VGS=0,）。在此状态下漏极,-,源极间电压,VDS,从,0V,增加，漏电流,ID,几乎与,VDS,成比例增加，将此区域称为非饱和区（可变电阻区）。,VDS,达到某值以上漏电流,ID,的变化变小，几乎达到一定值。此时的,ID,称为饱和漏电流（有时也称漏电流用,IDSS,表示。此区域称为饱和导通区（恒流区）。当,VDS,过大则进入击穿区。,其次在漏极,-,源极间加一定的电压,VDS(,例如,0.8V),，,VGS,值从,0,开始向负方向增加，,ID,的值从,IDSS,开始慢慢地减少，对某,VGS,值,ID=0,。将此时的,VGS,称为门极,-,源极间遮断电压或者截止电压，用,VGS(off),或,Vp,表示。,n,沟道,JFET,的情况，则,VGS(off),值为负,测量实际的,JFET,对应,ID=0,的,VGS,因为很困难。因此实际应用中将达到,ID=0.1,10A,的,VGS,定义为,VGS(off),的情况多些。关于,JFET,为什么表示这样的特性，用图,3.1.2,作以下简单的说明。,3.1.1,JFET,的基本特性,3.1.1,JFET,的工作原理用一句话说，就是,漏极,-,源极间流经沟道的,ID,，用以门极与沟道间的,pn,结形成的反偏的门极电压,Vgs,控制,ID,。更正确地说，,ID,流经通路的宽度，即沟道截面积，它是由,pn,结反偏的变化，产生耗尽层扩展变化控制的缘故。,在,VGS=0,的非饱和区域，图,3.1.2(a),表示的耗尽层的扩展因为不很大，根据漏极,-,源极间所加,VDS,的电场，源极区域的某些电子被漏极拉去，即从漏极向源极有电流,ID,流动。达到饱和区域后，从门极向漏极扩展的过度层将沟道的一部分构成堵塞型，,ID,饱和。将这种状态称为夹断。这意味着耗尽层将沟道的一部分阻挡，并不是电流被切断。,在耗尽层由于没有电子、空穴的自由移动，在理想状态下几乎具有绝缘特性，通常电流也难流动。但是此时漏极,-,源极间的电场，实际上是两个耗尽层接触漏极与门极下部附近，由于漂移电场拉去的高速电子通过耗尽层。如图,3.1.2(b),所示的那样，即便再增加,VDS,，因漂移电场的强度几乎不变产生,ID,的饱和现象。,其次，如图,3.1.2(c),所示，,VGS,向负的方向变化，让,VGS=,VGS,(off),，此时耗尽层大致成为覆盖全区域的状态。而且,VDS,的电场大部分加到耗尽层上，将电子拉向漂移方向的电场，只有靠近源极的很短部分，这更使电流不能流通,3.1.2,实际的传输特性包括,JFET,本身的结构参数，例如沟道部分的杂质浓度和载体移动性，以致形状、尺寸等，作为很麻烦的解析结果可导出如下公式（公式的推导略去）,公式一,作为放大器的通常用法是,VGS,、,VGS(off)0,（,p,沟道）。公式一用起来比较困难，多用近似的公式表示如下,将此式就,VGS,改写则得下式,公式二,公式三,若说公式二是作为,JFET,的解析结果推导出来的，不如说与实际的,JFET,的特性或者与公式一很一致的，作为实验公式来考虑好些。图,3.1.3,表示式一、式二及实际的,JFET,的正规化传输特性，即以,ID/IDSS,为纵坐标，,VGS/VGS(off),为横坐标的传输特性。,n,沟道的,JFET,在,VGS 0,的范围使用时，因,VGS(off,)0,，但在图,3.1.3,上考虑与实际的传输特性比较方便起见，将原点向左方向作为正方向。但在设计半导体电路时，需要使用方便且尽可能简单的近似式或实验式。,3.1.3,公式二,公式一,3.1.2 MOSFET,工作原理与特性曲线,特性曲线,1,、转移特性曲线,I,D,=,f,(,V,GS,),V,DS,=const,2,、,输出特性曲线,I,D,=,f,(,V,DS,),V,GS,=const,我们知道一般三极管是由输入的电流控制输出的电流。但对于场效应管，其输出电流是由输入的电压（或称场电压）控制，可以认为输入电流极小或没有输入电流，这使得该器件有很高的输入阻抗，同时这也是我们称之为场效应管的原因。,三区：,可变电阻区（饱和区）,恒流区（放大区）,夹断区（截止区）,工作原理,1,、开启沟道（当,VDS=0),（,开启电压,),反型层,0V,+,宽,窄,V,GS,=,V,T,V,GS,控制沟道宽窄,增强型,MOS,管,预夹断,楔形,沟道,0,+,电位梯度,V,DS,的控制作用,当,VGS,Constant,3.1.3,主要参数,(1),直流参数,V,T,开启电压,(,增强型,)|VDS=const,I,DSS,饱和漏极电流,V,GS,=0,时所对应的最大,I,D,R,GS,输入电阻,约,10,9,10,15,(2),交流参数,g,m,低频跨导,反映,V,GS,对,I,D,的控制作用,g,m,=,I,D,/,V,GS,V,DS,=const (,单位,mS,)(,毫西门子,),g,m,可以在转 移特性曲线上求取，即曲线的斜率,(3),安全参数,U,BR,XX,反向击穿电压,XX,：,GS,、,DS,P,DM,最大漏极功耗,由,P,DM,=,V,DS,I,D,决定,做开关管使用时目前用,Ron I,D,2,评估,图示为各类场效应三极管的特性曲线,绝缘栅场效应管,N,沟,道,增,强,型,P,沟,道,增,强,型,伏安特性曲线比较表,绝缘栅场效应管,N,沟,道,耗,尽,型,P,沟,道,耗,尽,型,结型场效应管,N,沟,道,耗,尽,型,P,沟,道,耗,尽,型,3.2,双极型和场效应型三极管的比较,双极型三极管 场效应管,(,单极型三极管,),结构,NPN,型,PNP,型,结型耗尽型,N,沟道,P,沟道,绝缘栅增强型,N,沟道,P,沟道道,绝缘栅耗尽型,N,沟道,P,沟道,C,与,E,一般不可倒置使用,D,与,S,有的型号可倒置使用,载流子 多子扩散少子漂移 多子漂移,输入量 电流输入 电压输入,控制 电流控制电流源,CCCS(,),电压控制电流源,VCCS(,g,m,),双极型三极管 场效应三极管,噪声 较大 较小,温度特性 受温度影响较大 较小，可有零温度系数点,输入电阻 几十到几千欧姆 几兆欧姆以上,静电影响 不受静电影响 易受静电影响,集成工艺 不易大规模集成 适宜大规模和超大规模集成,4.1,FET,放大电路应用,双极型三极管 场效应三极管,两点不同,：,CCCS VCCS,受控源类型 偏置电路,4.1.1,共源放大电路,共源 共射,(1),静态分析（,Q,：,V,GS,、,I,D,、,V,DS,）,据图可写出下列方程：,自给式,直流偏置电路,V,GS,=,V,G,V,S,=,I,D,R,I,D,=,I,DSS,1(,V,GS,/V,P,),2,V,DS,=,V,DD,I,D,(,R,d,+R,),电压放大倍数,输入电阻,输出电阻,i,o,v,V,V,A,=,gs,L,d,gs,m,V,),R,/,R,(,V,g,-,=,0,s,V,R,o,o,o,L,I,V,R,=,=,=,4.1.2,共漏放大电路,分压式,直流偏置电路,共漏,共集,(1),静态分析,V,G,=,V,DD,R,g2,/(,R,g1,+R,g2,),V,GS,=,V,G,V,S,=,V,G,I,D,R,I,D,=,I,DSS,1(,V,GS,/V,P,),2,V,DS,=,V,DD,I,D,R,i,o,v,V,V,A,=,(2),交流分析,电压放大倍数,输入电阻,),R,/,R,(,V,g,V,),R,/,R,(,V,g,L,gs,m,gs,L,gs,m,+,=,输出电阻,gs,m,o,o,V,g,R,V,I,-,=,gs,o,V,V,-,0,s,V,R,o,o,o,L,I,V,R,=,0,=,=,m,o,o,o,g,1,/,R,I,V,R,=,=,m,o,o,o,g,1,V,R,V,I,+,=,4.2.1,三种组态放大电路比较,动态性能比较表,:,CE/CB/CC,CS/CG/CD,R,i,CS,：,R,g1,/,R,g2,CD,：,R,g,+,(,R,g1,/,R,g2,),CG,：,R,/(1/,g,m,),R,o,CS：,R,d,CD,：,R,/(1/,g,m,),CG,：,R,d,be,L,v,L,be,L,v,be,L,v,r,R,A,:,CB,R,),1,(,r,R,),1,(,A,:,CC,r,R,A,:,CE,b,+,=,b,+,+,b,+,=,b,-,=,L,m,v,L,m,L,m,v,L,m,v,R,g,A,:,CG,R,g,1,R,g,A,:,CD,R,g,A,:,CS,+,=,+,=,-,=,v,A,4.3.1,目前厂内应用,近年来，金属氧化物绝缘栅场效应管的制造工艺飞速发展，使之漏源极耐压,(VDS),达,kV,以上，漏源极电流,(IDS),达,50A,已不足为奇，因而被广泛用于高频功率放大和开关电路中。,主要应用于功耗较大，输入阻抗要求较高的回路，如,Power,部分开关管，电路如下图,.,利用栅极脉冲方波控制,MOSFET,的导通和关断，以驱动变压器初级。对于场效应管，在栅极没有电压时，有前面的分析可知，在源极与漏极之间不会有电流流过，此时场效应管处于截止状态。当有一个正电压加在,N,沟道的,MOS,场效应管栅极上时，由于电场的作用，此时,N,型半导体的源极和漏极的负电子被吸引出来而涌向栅极，但由于氧化膜的阻挡，使得电子聚集在两个,N,沟道之间的,P,型半导体中，从而形成电流，使源极和漏极之间导通。我们也可以想象为两个,N,型半导体之间为一条沟，栅极电压的建立相当于为他们之间搭了一座桥梁，该桥梁的大小由栅压决定,下图为,inverter,部分,MOSFET,的应用，电路将一个增强型,P,沟道,MOS,场校官和一个增强型,N,沟道,MOS,场效应管组合在一起使用。当输入端为底电平时，,P,沟道,MOS,场效应管导通，输出端与电源正极接通。当输入端为高电平时，,N,沟道,MOS,场效应管导通，输出端与电源地接通。在该电路中，,P,沟道,MOS,场效应管和,N,沟,道场效应,管总是在相反的状态下工作，其相位输入端和输出端相反。通过这种工作方式我们可以获得较大的电流输出。同时由于漏电流的影响，使得栅压在还没有到,0V,，通常在栅极电压小于,1V,到,2V,时，,MOS,场效应管即被关断。不同场效应管关断电压略有不同。也以为如此，使得该电路不会因为两管同时导通而造成电源短路。这种低电压、大电流、频率为,50Hz,的交变信号通过变压器的低压绕组时，会在变压器的高压侧感应出高压交流电压，完成直流到交流的转换。这里需要注意的是，在某些情况下，如振荡部分停止工作时，变压器的低压侧有时会有很大的电流通过,4.3.2,其他高压侧栅极驱动应用示例：,5.1,相关,制程及工艺,一、半导体制造技术从大的方面可以分为设计、芯片工艺和封装工序。,具体制造流程如下：完成功能设计和电路设计以后，用图形化的掩模版图在硅基片上形成该图形（常称图形转移），由氧化、扩散、光刻、腐蚀、离子注入、,CVD,和金属化等技术的组合，形成硅片工序，从而制成,LSI,芯片。然后，经过划片、装配、键合和塑封（或壳装）等组装工序并作封闭检验之后，硅,LSI,就完成了。,1,、,前工序,衬底制备（多晶硅,溶解,+,掺杂,拉单晶、磨、切、抛等）,外延,氧化,基区光刻,基区扩散,发射区光刻,发射区扩散,引线孔光刻,蒸铝,反刻铝,合金,淀积钝化膜,刻蚀压焊孔减薄,蒸金,Si,（,硅）掺杂,Be,（,硼）,P,型,Si,（,硅）掺杂,P,（,磷）,N,型,2,、,后工序,划片、粘片、压焊、塑封、冲筋、上锡、分离、测试、打印、编带包装,5.1.1,硅,LSI,的制造工艺流程,功能、系统设计、逻辑设计,掩模版制作工艺,硅片工艺,划片,装配,键合,塑封,/,管壳封,氧化、扩散,光刻,腐蚀,CVD,金属化,系统设计、逻辑设计,电路设计、版图设计,组装工艺,拉单晶,切片,硅片研磨抛光,制作掩模原版,制作光刻版,硅片材料工程,产品检验,可靠性试验,检验工程,成品,掺杂,图形生成,薄膜生成,扩散,离子注入,光刻,腐蚀,CVD,金属化,氧化,芯片工艺,从工作任务来分，可以将芯片工艺归纳为掺杂、图形生成和薄膜生成三类,1,、掺杂依靠扩散或离子注入实现，它是通过控制进入硅基片的杂质类型、浓度、进入区域等因素以形成元件和正常工作的器件的基本工艺。,2,、图形生成是为了进行选择性元件形成和配置、元件隔离、元件间布线的图形加工技术。包含光刻和腐蚀技术。,3,、薄膜的生成除了形成硅表面保护膜、开头控制栅膜、层间绝缘膜、元件间隔离等的热氧化膜的氧化之外，还包括形成氮化硅膜、多晶硅膜的,CVD,、,金属布线用的金属溅射等。,这些基本工艺间的关系是，将光刻、腐蚀多次插入循环往复地进行着的扩散、离子注入、氧化、,CVD,和溅射等工序之间。,5.1.2,工序简介,氧 化,氧化,：,将硅片放置在高温氧气气氛中进行的工序。方法有：在水蒸汽中进行加热的湿氧氧化和在氧化气氛中加热的干氧化两种方法,是使硅原子与氧结合，成为,SiO,2,，,即变成硅氧化物。这个氧化腊用元件隔离、栅氧化膜、杂质扩散用掩模和硅表面保护膜等。,元件隔离：,为防止元件之间的相互干扰，可以采取生成具有一定厚度和距离的选择性氧化膜来实现。,栅氧化膜：,是,MOS,的基本结构，即形成金属,-,氧化膜,-,硅,MOS,结构的氧化膜层。这层氧化膜的质量密切关系到,MOS,晶体管的特性和可靠性，被称为晶体管的心脏。,如今，氧化膜有阻挡离子注入、气相扩散等杂质扩散的掩模作用，也可以灵活地用作对必要的区域选择性掺杂的掩蔽材料。,扩 散,扩散：指杂质从浓度高处向低处流动（扩散）所引起的现象。扩散由,杂质,、,温度,、,物质,决定的扩散系数来规定。一般，硅片工艺中作为掺杂原子的常用磷（,P,）、,砷（,As,）、,硼（,B,）。,向硅片扩散磷、砷杂质时，可使硅片成为,n,型，而扩散硼质质时，将成为,p,型。,关键原材料检验规程简介,芯片,一,、包装、外观、电参数,1,、芯片的包装盒无破损，芯片之间应有隔离。,2,、芯片的面积要求,1/3,的圆片，不变形。,3,、芯片表面有钝化膜，无脱落，无一条以上的划伤线或裂纹线，无两个小圆圈以上的水迹。压焊电极铝层无严重发黄。,4,、芯片背面金属化层不发黑和无三条以上的擦伤线。,5,、电参数允许有二只不符合规范值的管芯，允许有二只,HFE,、,gm,输出特性为小电流复合的管芯。测试,VCEO/VDSS,时允许有二只击穿点大于规范值。而击穿特性不符合,1.3,格要求的管芯,(1.3,格为图示仪的一大格三小格,),。,VCEO/VDSS,击穿特性的检查都用,IC/ID-500uA,条件。,二,、逐批逐片进行包装、上观、电参数检查,1,、每片分上、下、左、右、中间,5,个区域，抽测,VCBO,、,VCEO,、,VEBO,、,hFE,参数各,20,个管芯。,2,、不符合的芯片退回供应商。,2,、如不符合的芯片超过总批量的,60%,，则整批退货,.,发现异常情况要及时报告,.,金丝,金丝,1,、外观,2,、抗拉强度,1,、金丝粗细均匀，不应有凹凸点,.2,、金丝表面干净无污物,无霉点,.3,、金丝绕线紧凑,排列整齐、无松动，出线顺畅。,4,、在压焊机上进行压焊，金丝承受的拉力应符合：,(,20m,金丝：,23mN),、,(23,、,25.4m,金丝：,29mN),、,(30m,金丝：,39mN),、,(50m,金丝：,100mN),2,、随机抽取,2,卷观察长,20cm,。,2,、,随机抽取,1,卷进行压焊,3,排框架片。,3,、判据,1,、,2,、,3,有一卷不合格时全批退回供应厂家,2,、判据,4,有一只管芯达不到拉力要求时全批金丝退回供应厂家。,塑料,塑料,1,、型号、产地、贮存期,2,、工艺试用,1,、型号、产地与材料清单相符，且在贮存期内。,2,、塑封料应符合塑封工艺要求，塑封后产品的塑料部分应有良好的光泽。,3,、试封出来的管子在高压锅内作高压蒸煮试验，时间为,8,小时，压力为,0.11,0.13Mpa,，,温度为,121,124,。试验后取出管子，在常态下恢复,4,小时，测试,hFE,和,ICBO,参数，,HFE,允许有,20%,的变化，,ICBO,不超过试验前的,2,倍。,1,、判据,1,随机抽取,2,桶,(,箱,),进行检查。,2,、判据,2,随机抽取,1,桶,(,箱,),试封,16,排管进行外表光泽性的检查。,3,、判据,3,抽取,16,只进行电参数检查。,发现有不符合判据的情况，全批退回供应厂商。,框架,框架,1,、外观,2,、粘片、压焊面、,3,、尺寸,4,、可焊性,1,、框架片镀银面应光亮、不发灰、不发黄。,2,、框架片放在玻璃平面上应平直，不歪扭、不翘起。粘片和压焊部位应平整不歪扭。,3,、经粘片和压焊工序后银层不起泡。,4,、芯片与框架片之间的推力为,784mN,。,5,、,金丝压焊后的压点拉力应符合：,(,20,m,金丝：,23mN),、,(,23,、,25.4,m,金丝：,29mN),、,(,30,m,金丝：,39mN),、,(,50,m,金丝：,100mN),。,6,、,框架片在塑封时不漏胶、不踩片。,7,、上锡后的引脚均匀光亮，用焊槽法检验其可焊性，浸润良好面积大于,95%,。,随机抽取：,TO-92 200,排、,TO-92LM 40,排、,TO-126 50,排、,TO-220F 12,排进行检验。,1,、判据,1,、,2,、,3,有二排不符合要求时全批退货。,2,、判据,4,、,5,有二只管达不到要求时全批退货。,3,、判据,6,中有二排框架片漏胶或一排管子中有二只管子的管脚踩片而变宽的则全批退回供应厂家。,4,、判据,7,中有二只以上不合格则全批退回供应厂家。,5.2,微 电 子 封 装 技 术,5.2.1,芯片粘接方法,(1)Au-Si,合金共熔法：芯片背面要淀积,Au,层，所固定的基板上也要有金属化层（一般为,Au,或,Pd-Ag,）。,因为在约,370,时,Au,和,Si,有共熔点，该温度下,Au,和,Si,的比例为,69,：,31,。,（,2,）,Pb-Sn,合金片焊接法：芯片背面用,Au,层或,Ni,层均可，基板导体除,Au,、,Pd-Ag,外，也可以是,Cu,；,也应在保护气氛炉中烧结，烧结温度视,Pb-Sn,合金片的成分而定。这是使,Pb-Sn,合金片熔后各金属间的焊接。,（,3,）导电胶粘接法：导电胶是含银而具有良好导热、导电性能的环氧树脂。这种方法不要求芯片背面和基板具有金属化层，芯片粘接后，采用导电胶固化要求的温度和时间进行固化。可在洁净的烘箱中完成固化，操作起来简便。,上述三种方法均适用于晶体管或小尺寸的,IC,。,（,4,）有机树脂基粘接法：对于各种大尺寸的,IC,，,只要求芯片与基板粘接牢固即可。有机树脂基的配方应当是低应力的，对于粘接有敏感受性的,IC,芯片（如各类存储器），有机树脂基及填料还必须去除,a,粒子，以免粘接后的,IC,芯片在工作时误动作。,注意：各类有机粘接剂都是高分子材料，均需经过硫化或固化，达到高分子间的交联。在此过程中，往往要产生一些低分子挥发物，要令其挥发掉。产生的挥发物随温度的高低和时间的长短而有所不同。为使其反应充分，又不让挥发物大量聚集，产生气泡，或因挥发物急剧逸出，开成许多固化后的通道，造成粘接面积大大减小，粘接力大为减低，以致给产品的可靠性带来巨大危害，因此，各类有机粘接剂应按照室温、中低温、高温、恒温、自然降温的合适温度梯度和时间顺序进行固化。这样均匀地固化，还可减小固化应力。,此外，高分子化合物都有随时间自动降解的作用，温度越低，自动降解越弱。因此，各类粘接剂一般都有储存使用的有效期。,5.2.2,芯片互连技术,芯片互连技术主要有,（,1,）引线键合（,Wire Bonding,，,简称,WB,）：,热压焊、超声焊和热压超声焊（金丝球焊）。,WB,焊接灵活方便，焊点强度高，通常能满足,70um,以上芯片焊区尺寸和节距的焊接需要。,（,2,）载带自动焊（,Tape Automated Bonding,，,简称,TAB,）：,单层带、双层带、三层带和双金属带几种。,TAB,的综合比,WB,优越，特别是具有双层或三层载带的,TAB,不公能实现自动焊接，且对芯片可预先筛选、测试，使所有安装的,TAB,芯片全是好的，这对提高装成品率、提高可靠性和降低成本均有好处。,倒装焊（,Flip Chip Bonding,，,简称,FCB,）：,是芯片面朝下、将芯片焊区与基板焊区直接互边的技术。综合性能最好。,在微电子封装中，半导体器件的失效约有,1/41/3,是由芯片互连引起的，故芯片互边对器件长期使用的可靠性影响很大。在传统的,WB,中，互连引起的,失效主要表现为,：引线过长，与裸芯片易搭接短路，烧毁芯片；压焊过重，引线过分变形，损伤引线，容易造成压焊处断裂；压焊过轻，或芯片焊区表面太脏，导致虚焊，压焊点易于脱落；压焊点压偏，或因此键合强度大为减小，或造成压焊点间距过小而易于短路；此外，压点处留丝过长，引线过紧、过松等，均易引起器件过早失效。,在,TAB,和,FCB,中也存在,WB,中的部分失效问题，同时也有它们自身的特殊问题，如由于芯片凸点形变不一致，从而造成各焊点的键合强度有高有低；由于凸点过低，使集中于焊点周围的热应力过大，而易造成钝化层开裂；面阵凸点,FCB,时，由于与基板不区配，芯片的焊点应力由中心向周边逐次升高，轻者可引起封装基板变形，重者可导致远离芯片中心的凸点焊接处开裂失效等。,WB,、,TAB,、,FCB,，,无论是与芯片焊区的金属（一般为,Al,、,Au,）,互连（内引线焊接）还是与封装外壳引线及各类基板的金属化层互连（外引线焊接），都存大着生成金属间化合物的问题。如,Au-Al,金属化系统，焊接处可能形成的金属间化合物就有,Au2Al,、,AuAl,、,AuAl2,、,Au4Al,、,Au5Al,等多种，这些金属间化合物的晶格常数、膨胀系数及形成过程中体积的变化都是不同的，而且多是脆性的，导电率都较低。因此，器件在长期使用或遇高温后，在,Au-Al,压焊处就出现压焊强度降低以及接触电阻变大等情况，最终可导致器件在此开路或器件的电性能退化。这些金属间化合物具有多种颜色，看上去呈紫色，故称“紫斑”；而,Au2Al,呈白色，则称“白斑”其危害性更大。,Au-Al,压焊还存在所谓“柯肯德尔效应“，即在接触面上造成空洞。其原因是在高温下，,Au,向,Al,中迅速扩散，形成,Au2Al,（,白斑）所致，同样易引起器件的失效。,5.2.3,引线键合（,WB,）,技术,WB,是将半导体芯片焊区与微电子封装的,I/O,引线或基板上的金属布线焊区用金属细丝连接起来的工艺技术。焊区金属一般为,Al,或,Au,，,金属丝多是数十微米至数百微米直径的,Au,丝、,Al,丝和,Si,-Al,丝。焊接方式主要有热压焊、超声键合（压）焊和金丝球焊三种。,5.2.4,插装元器件的封装技术,概述：各类晶体管的封装类型主要有玻封二极管和金属封装的三极管。普通管有,3,根长引线，高频管或需要外壳接地的晶体管有,4,根长引线，晶体管的金属底座与,C,极相通，而,e,、,b,两极则通过金属底座的开孔，用玻璃绝缘子隔离，金属帽与金属底座的边缘进行密封焊接，就构成至今仍沿用的,TO,型金属,-,玻璃绝缘子全密封封装结构。,插装元器件的分类与特点,按外形结构分类：有圆柱形外壳封装（,TO,）、,矩形单列直插式封装（,SIP,）、,双列直插式封装（,DIP,）,和针栅阵列封装（,PGA,）,等。,按材料分类：金属封装、陶瓷封装和塑料封装等。（引脚节距多为,2.54mm.),TO,型金属封装技术工艺是：先将芯片固定在外壳底座的中心，常常采用,Au-,Sb,合金（对,NPN,管）共熔法或者导电胶粘接固化法使晶体管的接地极与底座间形成良好的欧姆接触；对于,IC,芯片，还可以采用环氧树脂粘接固化法；然后在芯片的焊区与接线柱间用热压焊机或超声焊机将,Au,丝或,Al,丝连接起来；接着将焊好内引线的底座移至干燥箱中操作，并通以惰性气体或,N2,，,保护芯片；最后将管帽套在底座周围的凸缘上，利用电阻熔焊法或环形平行缝焊法将管帽与底座边缘焊牢，并达到密封要求。,5.2.5 TO,型塑料封装技术,先将,I/O,引线冲制成引线框架，然后在芯片焊区将芯片固定，再将芯片的各焊区用,WB,焊到其他引线键合区，这就完成了装架及引线焊接工充，接下来就是完成塑封工序这一步。先按塑封件的大小制成一定规格的上下塑封模具，模式具有数十个甚至数百个相同尺寸的空腔，每个腔体间有细通道相连。将焊接内引线好的引线框架放到模具的各个腔体中，塑封时，先将塑封料加热到,150180,，待其充软化熔融后，再加压将塑封料压到各个腔体中，略待几分钟固化后，就完成了注塑封装工作，然后开模，整修塑封毛刺，再切断各引线框架泌要的连接部伯，就成为单独的,TO,塑封件了。然后切筋、打弯、成形和镀锡。工艺中如何控制好模塑时的压力、粘度，并保持塑封时流道及腔体设计之间的综合平衡，是优化模塑器件的关键。,6,.,1,常见失效模式及案例分析,功率,MOSFET,雪崩击穿问题分析,功率,MOSFET,在电力电子设备中应用十分广泛，因其故障而引起的电子设备损坏也比较常见。分析研究功率,MOSFET,故障的原因、后果，对于,MOSFET,的进一步推广应用具有重要意义。,在正向偏置工作时，由于功率,MOSFET,是多数载流子导电，通常被看成是不存在二次击穿的器件。但事实上，当功率,MOSFET,反向偏置时，受电气量变化（如漏源极电压、电流变化）的作用，功率,MOSFET,内部载流子容易发生雪崩式倍增，因而发生雪崩击穿现象。与双极性晶体管的二次击穿不同，,MOSFET,的雪崩击穿常在高压、大电流时发生，不存在局部热点的作用；其安全工作范围也不受脉冲宽度的影响。,功率,MOSFET,雪崩击穿理论分析,图,1(a),为,MOSFET,的体内等效电路，其中含有一个寄生的双极性晶体管,V,2,，,它的集电极、发射极同时也是,MOSFET,的漏极和源极。当,MOSFET,漏极存在大电流,I,d,，,高电压,V,d,时，器件内电离作用加剧，出现大量的空穴电流，经,R,b,流入源极，导致寄生三极管基极电势,V,b,升高，出现所谓的,“,快回,(Snap-back),”,现象，即在,V,b,升高到一定程度时，寄生三极管,V,2,导通，集电极（即漏极）电压快速返回达到晶体管基极开路时的击穿电压（增益很高的晶体管中该值相对较低），从而发生雪崩击穿，如图,2,所示。,(a),体内等效电路,(b),外部分析电路,图,1 MOSFET,等效电路,下面利用图,1,的等效电路来分析,MOSFET,的雪崩击穿。,假设三极管,V,b,0.6V,，,V,b,=,I,b,R,b,，,则可得,MOSFET,源极电流,I,s,=,I,do,V,b,=,I,do,R,b,I,b,（,1,）,式中：,I,do,为漏极电压较低时的饱和漏极电流；,为大信号体偏置系数（,Large Signal Body-bias Coefficient,），,定义为,=,I,d,/,V,b,（,2,）,当,V,b,很高时，漏极的强电场引起电子沟道电流的雪崩式倍增，产生的空穴向基极流动。,如果增益为,M,，,则基极电流为,I,b,=,I,d,I,s,=,M I,s,I,s,=(,M,1)(,I,do,R,b,I,b,)(3),可得,I,b,=,(,M,1),I,do,/1-(M-1),R,b,(4a),I,s,=,I,do,/1-,R,b,(M-1),(4b),I,d,=,M I,do,/,R,b,(M-1),(4c),当发生击穿时，有,I,b,R,b,0.6V(5),由式,(4),及式,(5),可得击穿时的关系式（下标,SB,为雪崩击穿标志）为,1,1/M=0.6/R,b,I,d,M,的经验表达式为,M,=1/1,(,V,d,/,BV,),n,（,7,）,式中：,BV,为漏极 同,p-,基极间电压；,n,为常数。,由式,(4),及式,(7),可得,1,R,b,I,do,/,I,b,(BV/V,d,),2,(8a),I,do,/,I,b,(BV/V,d,),2,(8b),1,I,do,/,I,d,=(1,R,b,),(BV/V,d,),2,(8c),在,“,快回,”,点，由式,(8a),和式,(8b),得,I,d,SB,I,do,=(1,R,b,),I,b,SB,=,0.6,（,9,）,V,d,SB,=,BV,0.6/,R,b,I,d,SB,1/,n,(10b),由式,(10b),得,I,D,SB,=,I,c,SB,I,d,SB,=,I,c,SB,=,I,c,SB,I,b,SB,(11),式,(11),说明，,I,D,SB,为,MOSFET,漏极寄生三极管集电极在二次击穿时的电流的总和。式,(10a),表明，雪崩击穿电压随着,I,do,或,R,b,增大而减小。式,(10b),则给出了雪崩击穿的边界电压。,大量的研究和试验表明，,I,c,SB,很小。另外，由于寄生三极管的增益较大，故在雪崩击穿时，三极管基极电子、空穴重新结合所形成的电流，以及从三极管集电极到发射极空穴移动所形成的电流，只占了,MOSFET,漏极电流的一小部分；所有的基极电流,I,b,流过,R,b,；当,I,b,使基极电位升高到一定程度时，寄生晶体管进入导通状态，,MOSFET,漏源极电压迅速下降，发生雪崩击穿故障。,3,功率,MOSFET,雪崩击穿的微观分析,双极性器件在发生二次击穿时，集电极电压会在故障瞬间很短时间内（可能小于,1ns,）,衰减几百伏。这种电压锐减主要是由雪崩式注入引起的，主要原因在于：二次击穿时，器件内部电场很大，电流密度也比较大，两种因素同时存在，一起影响正常时的耗尽区固定电荷，使载流子发生雪崩式倍增,对于不同的器件，发生雪崩式注入的情况是不同的。对于双极性晶体管，除了电场应力的原因外，正向偏置时器件的热不稳定性，也有可能使其电流密度达到雪崩式注入值。而对于,MOSFET,，,由于是多数载流子器件，通常认为其不会发生正向偏置二次击穿，而在反向偏置时，只有电气方面的原因能使其电流密度达到雪崩注入值，而与热应力无关。以下对功率,MOSFET,的雪崩击穿作进一步的分析。,如图,1,所示，在,MOSFET,内部各层间存在寄生二极管、晶体管（三极管）器件。从微观角度而言，这些寄生器件都是器件内部,PN,结间形成的等效器件，它们中的空穴、电子在高速开关过程中受各种因素的影响，会导致,MOSFET,的各种不同的表现。,导通时，正向电压大于门槛电压，电子由源极经体表反转层形成的沟道进入漏极，之后直接进入漏极节点；漏极寄生二极管的反向漏电流会在饱和区产生一个小的电流分量。而在稳态时，寄生二极管、晶体管的影响不大。,关断时，为使,MOSFET,体表反转层关断，应当去掉栅极电压或加反向电压。这时，沟道电流（漏极电流）开始减少，感性负载使漏极电压升高以维持漏极电流恒定。漏极电压升高，其电流由沟道电流和位移电流（漏极体二极管耗尽区生成的，且与,d,V,DS,/d,t,成比例）组成。漏极电压升高的比率与基极放电以及漏极耗尽区充电的比率有关；而后者是由漏源极电容、漏极电流决定的。在忽略其它原因时，漏极电流越大电压会升高得越快。,如果没有外部钳位电路，漏极电压将持续升高，则漏极体二极管由于雪崩倍增产生载流子，而进入持续导通模式（,Sustaining Mode,）。,此时，全部的漏极电流（此时即雪崩电流）流过体二极管，而沟道电流为零。,由上述分析可以看出，可能引起雪崩击穿的三种电流为漏电流、位移电流（即,d,V,DS,/d,t,电流）、雪崩电流，三者理论上都会激活寄生晶体管导通。寄生晶体管导通使,MOSFET,由高压小电流迅速过渡到低压大电流状态，从而发生雪崩击穿。,4,雪崩击穿时能量与温度的变化,在开关管雪崩击穿过程中，能量集中在功率器件各耗散层和沟道中，在寄生三极管激活导通发生二次击穿时，,MOSFET,会伴随急剧的发热现象，这是能量释放的表现。以下对雪崩击穿时能量耗散与温升的关系进行分析。,雪崩击穿时的耗散能量与温升的关系为,M,R,1/2,（,12,）,雪崩击穿开始时，电流呈线性增长，增长率为,d,i,/d,t,=,V,BR,/,L,（,13,）,式中：,V,BR,为雪崩击穿电压,(,假设为恒定,),；,L,为漏极电路电感。,若此时,MOSFET,未发生故障，则在关断时刻之前，其内部耗散的能量为,E,=1/2,LI,o,2,式中：,E,为耗散能量,I,o,为关断前的漏极电流。,随着能量的释放，器件温度发生变化，其瞬时释放能量值为,P,(,t,)=,i,(,t,),v,=,i,(,t,),V,BR,（,15,）,式中：,i,(,t,)=,I,o,V,BR,/I,d,t,（,16,）,到任意时刻,t,所耗散的能量为,E,=,P,d,t,=(1/2),L,(,I,o,2,i,2,),（,17,）,在一定时间,t,后，一定的耗散功率下，温升为,=,P,o,K(2),1/2,（,18,）,在某一时刻,t,温升表达式为,(,t,)=,P,o,K,K,(22)