学位论文-—四位加法器的电路设计及版图实现.doc

四位加法器的电路设计及版图实现
毕业设计（论文）原创性声明和使用授权说明

原创性声明
本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作 者 签 名：　　 　 　　日　 期：　　 　 　　 
指导教师签名：　　 　 　　 日　　期　　 　 　　

使用授权说明

本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名：　　 　 　　 日　 期：　　 　 　　 
学位论文原创性声明
本人郑重声明：所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。

作者签名： 日期： 年 月 日

学位论文版权使用授权书
本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权　　 　 　大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。
涉密论文按学校规定处理。

作者签名： 日期： 年 月 日
导师签名： 日期： 年 月 日
注 意 事 项
1.设计（论文）的内容包括：
1）封面（按教务处制定的标准封面格式制作）
2）原创性声明
3）中文摘要（300字左右）、关键词
4）外文摘要、关键词
5）目次页（附件不统一编入）
6）论文主体部分：引言（或绪论）、正文、结论
7）参考文献
8）致谢
9）附录（对论文支持必要时）
2.论文字数要求：理工类设计（论文）正文字数不少于1万字（不包括图纸、程序清单等），文科类论文正文字数不少于1.2万字。
3.附件包括：任务书、开题报告、外文译文、译文原文（复印件）。
4.文字、图表要求：
1）文字通顺，语言流畅，书写字迹工整，打印字体及大小符合要求，无错别字，不准请他人代写
2）工程设计类题目的图纸，要求部分用尺规绘制，部分用计算机绘制，所有图纸应符合国家技术标准规范。图表整洁，布局合理，文字注释必须使用工程字书写，不准用徒手画
3）毕业论文须用A4单面打印，论文50页以上的双面打印
4）图表应绘制于无格子的页面上
5）软件工程类课题应有程序清单，并提供电子文档
5.装订顺序
1）设计（论文）
2）附件：按照任务书、开题报告、外文译文、译文原文（复印件）次序装订

指导教师评阅书
指导教师评价：
一、撰写（设计）过程
1、学生在论文（设计）过程中的治学态度、工作精神
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、学生掌握专业知识、技能的扎实程度
□ 优 □ 良 □ 中 □ 及格 □ 不及格
3、学生综合运用所学知识和专业技能分析和解决问题的能力
□ 优 □ 良 □ 中 □ 及格 □ 不及格
4、研究方法的科学性；技术线路的可行性；设计方案的合理性
□ 优 □ 良 □ 中 □ 及格 □ 不及格
5、完成毕业论文（设计）期间的出勤情况
□ 优 □ 良 □ 中 □ 及格 □ 不及格
二、论文（设计）质量
1、论文（设计）的整体结构是否符合撰写规范？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、是否完成指定的论文（设计）任务（包括装订及附件）？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
三、论文（设计）水平
1、论文（设计）的理论意义或对解决实际问题的指导意义
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、论文的观念是否有新意？设计是否有创意？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
3、论文（设计说明书）所体现的整体水平
□ 优 □ 良 □ 中 □ 及格 □ 不及格
建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格
（在所选等级前的□内画“√”）
指导教师： （签名） 单位： （盖章）
年 月 日

评阅教师评阅书

评阅教师评价：
一、论文（设计）质量
1、论文（设计）的整体结构是否符合撰写规范？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、是否完成指定的论文（设计）任务（包括装订及附件）？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
二、论文（设计）水平
1、论文（设计）的理论意义或对解决实际问题的指导意义
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、论文的观念是否有新意？设计是否有创意？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
3、论文（设计说明书）所体现的整体水平
□ 优 □ 良 □ 中 □ 及格 □ 不及格

建议成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格
（在所选等级前的□内画“√”）
评阅教师： （签名） 单位： （盖章）
年 月 日

巢湖学院2015届本科毕业论文(设计)
教研室（或答辩小组）及教学系意见
教研室（或答辩小组）评价：
一、答辩过程
1、毕业论文（设计）的基本要点和见解的叙述情况
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、对答辩问题的反应、理解、表达情况
□ 优 □ 良 □ 中 □ 及格 □ 不及格
3、学生答辩过程中的精神状态
□ 优 □ 良 □ 中 □ 及格 □ 不及格
二、论文（设计）质量
1、论文（设计）的整体结构是否符合撰写规范？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、是否完成指定的论文（设计）任务（包括装订及附件）？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
三、论文（设计）水平
1、论文（设计）的理论意义或对解决实际问题的指导意义
□ 优 □ 良 □ 中 □ 及格 □ 不及格
2、论文的观念是否有新意？设计是否有创意？
□ 优 □ 良 □ 中 □ 及格 □ 不及格
3、论文（设计说明书）所体现的整体水平
□ 优 □ 良 □ 中 □ 及格 □ 不及格

评定成绩：□ 优 □ 良 □ 中 □ 及格 □ 不及格
教研室主任（或答辩小组组长）： （签名）
年 月 日
教学系意见：
系主任： （签名）
年 月 日

摘 要
加法器是一种可以执行加法运算的组合逻辑电路单元，也是构成电子计算机核心器件微处理器中算数逻辑单元的核心基础。在实际运用中，尽管可以根据需求为不同的计数系统设计相应的加法器，但在数字电路中通常是以二进制数为基础的，加法器在实际应用中较为普遍，可见对于加法器值得去探索学习。
本文通过两种方式进行设计，并对两种设计进行优缺点分析。在这次的课题设计中借助于TANNER TOOLS软件完成电路与版图的设计。其具体的操作流程为：使用S-Edit实现四位加法器电路，用T-Spice和W-Edit完成该电路仿真设定并观察仿真结果；再用L-Edit实现相应的版图以及利用T-Spice和W-Edit软件完成版图模拟并显示结果，最后运用LVS比对原理图与版图设计。
本次设计通过两种简单方式实现电路设计，串行进位方式实现的电路存在延时，但其结构较为简单；并行进位方式实现的电路运算速度较快，但其占用资源较大。此次设计由于位宽较小，两种方式差异较小。
关键词：Tanner Tools；四位加法器；电路设计；版图实现；仿真波形

Circuit Design and Layout Implementation of 4 Bit Adder
Abstract
The adder is a combinational logic circuit unit that can perform addition operation, and it is also the core base of the arithmetic logic unit in the core device of electronic computer. In practical application, although we can design corresponding adder according to our requirements for different counting system. But in the digital circuit, we usually design adder based on the number of binary, and adder in practical application is more common, it is worth to learning adder.
This project use two kinds of design method to finish four bit adder, and analysis of their respective advantages and disadvantages. In this subject, we can use TANNER TOOLS software to accomplish the circuit and layout of four bit adder. The specific operation process: using S-Edit implement four bit adder circuit, and using T-Spice and W-Edit completed the circuit simulation set and observe the simulation results; using L-Edit achieve corresponding layout and finish layout simulation and display the results by W-Edit and T-Spice, finally using LVS alignment schematic and layout.
This project use two kinds of simple method to accomplish four bit adder’s design, the serial-carry mode to realize the circuit exist time delay, but the way of serial-carry is simple; parallel-carry accomplish the circuit have faster speed, but it takes more resources. Due to the bit width of this design is small; there are litter difference between serial-carry and parallel-carry.
Keywords: Tanner Tools, 4 bit adder, circuit design, layout implementation, simulation waveform
III

目 录
摘 要 I
Abstract II
1 绪论 1
1.1 课题研究背景及目的 1
1.2 课题主要内容及创新点 1
1.2.1 课题设计主要内容 1
1.2.2 课题设计创新点 2
2 开发工具简介 2
2.1 Tanner Pro的主要功能 2
2.2 Tanner Pro进行电路设计的流程 3
3 四位全加器设计原理 3
3.1 一位全加器原理 3
3.2 四位串行进位加法器原理 5
3.3 四位并行进位加法器原理 5
4 四位串行进位加法器电路设计与版图实现 7
4.1 基本逻辑单元的设计 7
4.1.1 2输入与门模块设计 7
4.1.2 3输入与门模块设计 8
4.1.3 2输入或门模块设计 9
4.1.4 3输入或门模块设计 10
4.1.5 2输入或非门模块设计 12
4.1.6 反相器模块设计 13
4.2 全加器电路设计与版图实现（一） 14
4.2.1 全加器电路设计 14
4.2.2 全加器版图实现 16
4.3 四位串行进位加法器电路设计与版图实现 17
4.3.1 四位串行进位加法器电路设计 17
4.3.2 四位串行进位加法器版图设计 20
5 四位并行进位加法器电路设计与版图实现 23
5.1 基本逻辑单元的设计 23
5.1.1 4输入与门模块设计 23
5.1.2 4输入或门模块设计 25
5.1.3 2输入异或门模块设计 26
5.2 全加器电路设计与版图实现（二） 27
5.2.1 全加器电路设计 27
5.2.2 全加器版图实现 28
5.3 四位并行进位加法器电路设计与版图实现 29
5.3.1 四位并行进位加法器电路设计 29
5.3.2 四位并行进位加法器版图实现 32
6 两种实现方式对比 35
结束语 36
参考文献 37

巢湖学院2015届本科毕业论文(设计)
1 绪论
1.1 课题研究背景及目的
如今集成电路迅速增长，晶体管的体积也不断减小，这些归功于人们在工程制造领域对集成电路性能、功耗、运算速度等方面的追求，现在随着晶体管体积变小，其处理速度越来越快功耗减小，制造成本也相应降低[1]。在这种多因素协同的领域，就需要我们能够处理好各种因素带来的影响，提高电路的工作性能。
加法器是一种可以执行加法运算的组合逻辑电路单元，常用于计算机内，是构成电子计算机核心器件微处理器中算数逻辑单元的重要组成部分。除此之外，加法器还是其他一些硬件的重要组成部分，二进制数乘法器、除法器等电路组成部件就可以根据加法器构成[2]。本次设计将以两种方式构成四位加法器，分别对两种四位加法器进行仿真分析，并将二者的结果进行简单的对比，探讨它们各自的优点与不足。
1.2 课题主要内容及创新点
1.2.1 课题设计主要内容
为了更加了解四位全加器的工作原理和电路构成，这里将使用EDA技术中Tanner Tools V13.0工具对其进行电路设计、版图实现和仿真。本次课题设计采用以下方式实现四位全加器：（1）串行进位方式：首先使用S-Edit设计出一位全加器的原理图；再使用T-Spice对设计提取出的SPICE文件进行仿真加载设定后并进行仿真，用W-Edit软件观察仿真结果图并分析是否满足设计要求；最后使用L-Edit工具画出相应的版图，通过T-Spice软件对版图提取出的SPICE文件进行加载仿真设定并仿真，使用W-Edit观察版图仿真结果。最后将四个1位全加器级联成一个4位全加器，完成四位全加器电路和版图的设计并进行仿真验证。（2）并行进位方式：首先根据四位并行进位加法器原理及其逻辑功能完成对原理图及版图的绘制，且完成原理图与版图的仿真验证。完成上述方式的设计，对不同设计方式的四位全加器进行优缺点分析。

1.2.2 课题设计创新点
本次课题要求完成四位加法器电路与版图设计，其创新性体现在以下方面：
1.选题设计的实用性。加法器是一种可以执行加法运算的组合逻辑电路单元，也是构成电子计算机核心器件微处理器中算数逻辑单元的核心基础。除此之外，加法器还是其他一些硬件的重要组成部分，二进制数乘法器等电路组成部件就可以根据加法器构成。加法器在实际应用中较为普遍，可见对于加法器的研究具有实用性。
2.选题设计标准化。本次课题设计中采用标准逻辑电路绘制出四位全加器，与教学过程中采取的画法相比，减少了版图布局中的不合理性，使设计标准化。
3.选题设计多元化。课题设计要求完成四位加法器，本文分别采用串行进位与并行进位方式完成设计要求，并对两者进行了一些对比。以多种方式完成电路与版图的设计，并非采取单一方式完成设计。
2 开发工具简介
2.1 Tanner Pro的主要功能
Tanner Tools Pro软件的主要功能如表2-1所示[3]。
表2-1 Tanner Tools Pro软件的主要功能

2.2 Tanner Pro进行电路设计的流程
首先使用S-Edit设计出一位全加器的原理图；再使用T-Spice对设计提取出的SPICE文件进行仿真加载设定后并进行仿真，用W-Edit软件观察仿真结果图并分析是否满足设计要求；最后使用L-Edit工具画出相应的版图，通过T-Spice软件对版图提取出的SPICE文件进行加载仿真设定并仿真，使用W-Edit观察版图仿真结果；当电路原理图与版图设计完成后，运用LVS软件完成电路与版图的对比[4]。图2-1为Tanner Tools Pro软件进行IC设计流程图。

图2-1 Tanner Pro设计流程
3 四位全加器设计原理
四位全加器是将两个四位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应的加数和来自低位的进位3个数相加[5]。四位全加器进行加法运算，通过有两种方式：串行进位和并行进位方式[6]。本次设计分别以串行进位和并行进位的形式完成四位全加器的原理图及版图的设计，并对两种设计的电路做出比较。
3.1 一位全加器原理
全加器是实现两个一位二进制数以及低位来的进位数相加；即将三个二进制数进行相加，求得和数及向高位进位的逻辑电路[7]。全加器的真值表如表3-1所示。
表3-1 全加器真值表

根据表3-1推导出逻辑函数表达式，如公式（3-1）、（3-2）所示。
(3-1)
(3-2)
根据公式（3-1）、（3-2）得到全加器的原理图如图3-1所示。

图3-1 全加器原理图（一）

图3-2 全加器原理图（二）
根据表3-1所示的真值表，推导出全加器的另一种表达式。
(3-3)
(3-4)
根据式（3-3）和式（3-4）所示，可以得到全加器的另一种形式的原理图，如图3-2所示。
3.2 四位串行进位加法器原理
四位串行进位加法器是由四个一位全加器级联构成的，将低位的进位输出作为较高位的进位输入，最高位的进位输出作为4位加法器的进位输出，于是将四组全加器的加数与被加数作为四位加法器的输入进行加法运算，四个一位加法器的输出即为4位加法器的和[8]。4位串行进位加法器的原理图如图3-3所示。

图3-3 4位串行进位加法器原理图
3.3 四位并行进位加法器原理
并行进位加法器所有各位的进位都不依赖于低位的进位，每一位的进位可同时产生，大大减少了进位产生的时间，从而加快了运算的速度[9]。
根据公式（3-3）和（3-4）可以得到如下关系式。
(3-5)
(3-6)
定义两个中间变量Gi和Pi：
(3-7)
其中Gi是进位产生变量，当Ai、Bi都为高电平，Gi输出高电平。Pi为进位传输变量，其作用将低位产生的进位输出传递给较高位，作为较高位的输入量。
将（3-7）式代入（3-5）和（3-6）中，可以得出（3-8）式。
(3-8)
由（3-8）式可得出全加器的和以及进位的逻辑关系式：
(3-9)
(3-10)
根据上述式子得到四位并行加法器的原理图如图3-4所示。

图3-4 四位并行加法器原理图
4 四位串行进位加法器电路设计与版图实现
根据图3-3所示的4位串行进位加法器的电路原理图可知，在整个电路设计中需要运用以下基本逻辑单元：2输入与门、3输入与门、2输入或门、3输入或门、2输入或非门以及反相器，通过以上基本逻辑单元完成四位串行进位加法器的设计。下面将对所需要用到的基本逻辑单元、一位全加器以及四位加法器的电路和版图做出设计。
4.1 基本逻辑单元的设计
4.1.1 2输入与门模块设计
根据2输入与门的逻辑功能和逻辑关系式，使用S-Edit软件作出2输入与门的电路图以及符号图，如图4-1、图4-2所示。

图4-1 2输入与门电路图

图4-2 2输入与门符号图
参照2输入与门的电路原理图，使用L-Edit完成2输入与门的版图，如图4-3所示。

图4-3 2输入与门版图
4.1.2 3输入与门模块设计
根据3输入与门的逻辑功能作出相应的电路图以及符号图，如图4-4和图4-5所示。

图4-4 3输入与门原理图

图4-5 3输入与门符号图
根据3输入与门的电路原理图以及相关设计规则，完成3输入与门的版图，如图4-6所示。

图4-6 3输入与门版图
4.1.3 2输入或门模块设计
根据2输入或门的逻辑函数表达式使用S-Edit作出相应的符号图以及电路原理图，如图4-7和图4-8所示。

图4-7 2输入或门符号图

图4-8 2输入或门原理图
根据2输入或门的电路原理图，通过使用L-Edit绘制出2输入或门的版图，如图4-9所示。

图4-9 2输入或门版图
41.4 3输入或门模块设计
根据3输入或门的逻辑功能，运用S-Edit绘制出3输入或门的电路图以及符号图，如图4-10和4-11所示。

图4-10 3输入或门原理图

图4-11 3输入或门符号图
参照3输入或门的电路原理图以及相关版图设计规则，使用L-Edit完成3输入或门版图，如图4-12所示。

图4-12 3输入或门版图
4.1.5 2输入或非门模块设计
根据2输入或非门的逻功能，使用S-Edit软件设计出2输入或非门的电路图以及符号图，如图4-13和图4-14所示。

图4-13 2输入或非门原理图

图4-14 2输入或非门符号图

图4-15 2输入或非门版图
根据2输入或非门的逻辑功能以及图4-13所示的2输入或非门的电路原理图绘制出相应的版图，如图4-15所示。
4.1.6 反相器模块设计
根据反相器的逻辑功能，运用S-Edit做出相应的电路图以及符号图，如图4-16和图4-17所示。

图4-16 反相器原理图

图4-17 反相器符号图
根据反相器的逻辑功能以及反相器的电路原理图使用L-Edit绘制出相应的版图，如图4-18所示。

图4-18 反相器版图
4.2 全加器电路设计与版图实现（一）
4.2.1 全加器电路设计
根据全加器的逻辑功能以及图3-1所示的一位全加器的原理图，运用S-Edit设计出一位全加器的电路图和符号图，如图4-19、图4-20所示。

图4-19 一位全加器电路图

图4-20 一位全加器符号图
对设计的电路进行检测无误后，提取一位全加器电路图的SPICE文件，运用T-Spice软件对SPICE文件进行仿真设定，仿真加载设定如图4-21所示。

图4-21 全加器仿真加载文件
加载仿真设定文件后，对SPICE文件进行仿真，运用W-Edit观察仿真结果，如图4-22所示。仿真结果图从上到下依次为Co、S、Ci、B、A。
通过图4-22所示的仿真波形，任意选取几个仿真时段进行分析。当t=50-100ns时，A=1B=Ci=0，通过全加器电路的逻辑计算得到S=1、Co=0；当t=150-200ns时，A=B=1、Ci=0，通过全加器电路的逻辑计算得到S=0、Co=1；当t=250-300ns时，A=Ci==1、B=0，通过全加器电路的逻辑计算得到S=0、Co=1；当t=300-350ns时，A=0、B=Ci==1，通过全加器电路的逻辑计算得到S=0、Co=1。结合一位全加器的逻辑函数表达式对仿真结果进行分析，全加器的仿真结果满足全加器的输出端信号与输入端信号之间的逻辑关系。对于全加器可得到以下结论：当输入端信号A、B、Ci中高电平的个数为奇数，则输出和S为高电平，否则S为低电平；当输入信号是高电平的个数多于1个，那么进位输出Co为高电平，否则Co是低电平。通过观察仿真波形图，可以看出该设计的正确性。

图4-22 全加器电路仿真结果图
4.2.2 全加器版图实现
通过一位全加器的逻辑表达式以及全加器的电路图，利用L-Edit作出一位全加器的版图，如图4-23所示。

图4-23 一位全加器版图
提取全加器版图设计的SPICE文件，对SPICE文件进行仿真设定，加载的包含文件如图4-24所示。

图4-24 全加器版图仿真加载文件
通过T-SPICE对全加器版图设计进行仿真，通过W-Edit观察仿真结果，如图4-25所示。从上倒下的端口信号依次为Co、S、Ci、BA。

图4-25 全加器版图仿真波形图
通过观察全加器版图仿真波形图可知：当t=100-150ns时，有A=0、B=1、Ci=0，通过全加器的逻辑运算得到仿真结果S=1，Co=0；当t=150-200ns时，有A=1、B=1、Ci=0，通过全加器的逻辑运算得到仿真结果S=0，Co=1；当t=350-400ns时，有A=1、B=1、Ci=1，通过全加器的逻辑运算得到仿真结果S=1，Co=1。上述时段仿真结果与一位全加器的逻辑表达式计算结果一致，满足全加器的逻辑功能，证明了该设计是正确的。由此可以得到全加器的相关结论：当输入信号中高电平出现的个数为奇数时，输出和S为1，否则S为0；当输入信号中高电平的个数超过1个时，进位输出Co为1，否则Co为0。
4.3 四位串行进位加法器电路设计与版图实现
4.3.1 四位串行进位加法器电路设计
根据四位串行进位加法器的逻辑关系，用S-Edit完成串行进位加法器的电路图以及模块符号图的设计，如图4-26和图4-27所示。

图4-26 4位串行进位加法器电路图

图4-27 4为串行进位加法器模块符号图
完成四位串行进位加法器的设计，提取设计电路的SPICE文件，并对SPICE文件进行文件加载设定，以完成整个电路的仿真。加载包含文件如图4-28所示。

图4-28 加载SPICE文件图
完成加载设定后，对设计电路进行仿真，其仿真结果如图4-29、图4-30所示。图4-29为输入信号A 设定的电平波形，从上到下依次为A0、A1、A2、A3。图4-30为输入信号B设定的波形图，从上到下依次为B0、B1、B2、B3。

图4-29 输入信号A波形图

图4-30 输入信号B波形图
通过对输入信号A、B的设定，通过四位串行进位加法器电路的仿真运算，其仿真结果如图4-31所示。该图从上到下的信号端依次为S0、S1、S2、S3、COUT。

图4-31 四位加法器电路仿真波形图
通过上述波形图可知，当t=0-50ns时，A3A2A1A0=0011，B3B2B1B0=1101，
输出和S3S2S1S0=0000，输出进位COUT=1；当t=50-100ns时，A3A2A1A0=1110，B3B2B1B0=0111，输出和S3S2S1S0=0101，输出进位COUT=1；当t=100-150ns时，A3A2A1A0=1100，B3B2B1B0=1010，输出和S3S2S1S0=0110，输出进位COUT=1；当t=150-200ns时，A3A2A1A0=1010，B3B2B1B0=0101，输出和S3S2S1S0=1111，输出进位COUT=0。通过对仿真波形图的分析，可以看出该该仿真结果存在0-10ns的延时，除此之外均符合四位串行进位加法器的逻辑功能，从而验证了设计的正确性。
4.3.2 四位串行进位加法器版图设计
结合四位串行进位加法器的电路原理图以及其逻辑功能，使用L-Edit绘制出四位串行进位加法器的版图，如图4-32所示。

图4-32 四位串行进位加法器版图
完成版图的设计后，对该版图进行设计规则检查（DRC），如图4-33所示。从该图中可以看出该版图的设计没有违反设计规则。

图4-33 DRC检查结果
DRC检查无误后，提取版图的SPICE文件，对SPICE文件进行仿真加载设定。设定的内容如图4-34所示。

图4-34 加载包含文件
对版图设计进行仿真，仿真波形图如图4-35所示。输出端信号从上到下依次为S0、S1、S2、S3、COUT。

图4-35 四位加法器版图仿真波形图
通过对四位串行进位加法器版图仿真波形图的分析，可以看出仿真结果与电路设计仿真结果一致，符合四位串行进位加法器的逻辑功能。从仿真波形图中可以看出四位串行进位加法器的传输存在一定的延时，延时时间大约为0-10ns。
运用LVS软件对比四位串行进位加法器的原理图与版图，对比结果如图4-36所示。从图4-36中可以看出该设计的原理路与版图设计是等效的，两者均能完成四位加法器的逻辑功能。

图4-36 LVS对比结果图
5 四位并行进位加法器电路设计与版图实现
5.1 基本逻辑单元的设计
四位并行进位加法器的设计中需要运用到七个基本逻辑单元，这七个基本逻辑单元为2输入与门、2输入或门、3输入与门、3输入或门、4输入与门、4输入或门、2输入异或门。在四位串行进位加法器设计中，已对2输入与门、2输入或门、3输入与门、3输入或门的电路图及版图作出了设计和讲解。接下来仅对4输入与门、4输入或门和2输入异或门的电路和版图做出设计。
5.1.1 4输入与门模块设计
根据4输入与门的逻辑功能利用S-Edit作出相应的电路图以及符号图，如图5-1、图5-2所示。

图5-1 4输入与门电路图

图5-2 4输入与门符号图
根据4输入与门的逻辑函数表达式以及4输入与门的电路原理图可得到相应的版图，如图5-3所示。

图5-3 4输入与门版图
5.1.2 4输入或门模块设计
根据4输入或门的逻辑功能，利用S-Edit对4输入或门作出电路图以符号图的设计，如图5-4、图5-5所示。

图5-4 4输入或门电路图

图5-5 4输入或门符号图

图5-6 4输入或门版图
根据4输入或门的逻辑功能以及参照其电路设计，利用L-Edit作出4输入或门的版图，如图4-6所示。
5.1.3 2输入异或门模块设计
根据异或门的逻辑功能利用S-Edit作出异或门的电路图以及符号图，如图4-7和图4-8所示。

图5-7 异或门电路图

图5-8 异或门符号图
使用L-Edit作出异或门的版图，如图4-9所示。

图5-9 异或门版图
5.2 全加器电路设计与版图实现（二）
5.2.1 全加器电路设计
根据全加器的逻辑函数表达式以及图3-2所示的一位全加器的原理图，利用S-Edit作出全加器的电路图，如图5-10。

图5-10 全加器电路图
对全加器的电路图进行检测，发现没有错误后提取该电路的SPICE文件。用T-Spice软件打开提取的文件，对该文件进行仿真加载设定，加载的文件如图5-11所示。

图5-11 加载包含文件
加载完成包含文件后，对电路设计进行仿真，仿真结果图如图5-12所示。图5-12所示端口信号从上到下依次为Co、S、Ci、B、A。

图5-12 全加器仿真波形图
通过5-12所示的全加器仿真波形，任意选取其中的几个仿真时段进行分析。当t=0-50ns时，A为高电平，B、Ci为低电平，由全加器进行加法运算得到S为高电平，进位输出Co为低电平，满足全加器的逻辑功能；当t=100-150ns，输入信号A、B、Ci都设置为高电平，通过仿真结果可知输出信号S、Co都为高电平，与全加器的逻辑表达式计算结果一致。通过对全加器的仿真波形的分析可知，该电路设计满足全加器的逻辑功能。
5.2.2 全加器版图实现
运用L-Edit软件完成全加器的版图设计，如图5-13所示。

图513 全加器版图
版图设计无误后，提取版图设计的SPICE文件，用T-Spice软件对文件进行仿真包含文件的加载，加载文件如图5-14所示。

图5-14 加载包含文件
对版图设计进行仿真，通过W-Edit观察仿真波形图，如图5-15所示。从仿真波形图中可以看出仿真结果满足全加器的逻辑功能，验证了全加器版图设计的正确性。

图5-15 全加器仿真波形图
5.3 四位并行进位加法器电路设计与版图实现
参照四位并行加法器的设计原理，分别运用S-Edit和L-Edit软件完成四位并行加法器电路及版图的设计。
5.3.1 四位并行进位加法器电路设计
参考图3-4所示的四位并行进位加法器原理图，运用S-Edit软件完成四位并行进位全加器的电路图设计。设计的电路图如图5-16所示。

图5-16 四位并行进位加法器电路图
完成四位并行进位加法器的电路的设计，检查设计的正确性。检查没有出现错误后，提取该电路的SPICE文件。运用T-Spice软件对SPICE文件进行仿真加载设定，加载的包含文件如图5-17所示。

图5-17 加载包含文件
加载完成设定后，对电路设计进行仿真，通过W-Edit观察仿真波形图。其中图5-18、图5-19分别是对输入端A、B的信号设置，最后仿真结果如图5-20所示。
图5-18所示端口信号从上到下依次为A0、A1、A2