集成电路设计方法.pptx

第第12章章 集成电路设计方法集成电路设计方法 12.1 全定制设计方法全定制设计方法12.2 门门 阵阵 列列12.3 单元库设计技术单元库设计技术12.1 全定制（全定制（Full Custom）设计方法）设计方法 IC的硅片不进行预加工 无预处理和预编译的单元库，全人工版图设计 设计所需的每一单元 人工交互的方法进行版图的布局布线 需要从头到底设计各层掩膜图形 已有学术上的自动化设计软件 电路级综合的数学模型；模拟电路的结构级综合、单元级综合、版图级综合；模拟集成电路的硬件描述语言全定制（全定制（Full Custom）IC的的特点 完全符合自己性能要求的IC 硅面积利用率高 适宜于定型的、产量大的IC产品 设计工作量大、设计效率低、设计周期长和设计费用高 要求设计人员有比较深的微电子专业知识和一定的设计经验 适宜于模拟和数/模混合IC 12.2 门门 阵阵 列列 门阵列设计技术彻底地解决了信号位置的限制，它更符合我们的设计习惯，将一切的逻辑设计，不论是组合逻辑还是时序逻辑，均以门逻辑及其门逻辑构成的功能块进行表述，电路规模不再以集成了多少晶体管进行衡量，而是用集成了多少标准门进行标度。严格地讲，门阵列不是一个实现逻辑的电路结构，它是一种版图形式。门阵列电路在ASIC市场份额中占据了很重要的地位。门阵列由于其设计过程自动化程度高，设计和制造周期较短，价格较低，特别适宜批量较小的ASIC设计。其显著特点是器件结构已预先制造好，即是说基片上已预先制造好固定的晶体管或者门单元阵列，以及固定的输入输出压焊点和固定的布线通道(门海除外)。这种功能未经定义的基片通常称为门阵列母片。门阵列电路的设计广泛采用CAD系统。由于门阵列设计都具有较高的自动化水平，只要求ASIC设计者掌握一定的IC知识就可以进行设计。其设计的复杂性往往取决于计算机辅助设计工具的功能和性能。门阵列最早的研究工作起始于60年代中期，由于当时尚不具备门阵列开发技术的支持工具，加之当时整个IC工艺水平尚低，因而门阵列技术未达到实用水平。80年代以后，随着集成技术一日千里的飞速进步和CADCAT系统的建立和完善，门阵列的研制生产获得重大突破，各类门阵列产品竞相涌现，门阵列进入快速发展的崭新阶段。90年代则出现了FPGA，门阵列技术进入到更高的发展阶段。门阵列是一种规则化的版图结构。门阵列版图采用行式结构，在单元行内规则的排列着以标准门定义的门单元，图12.1是一个58个引脚、112标准门容量的门阵列示意图，它的单元构成148阵列，这是一个门阵列的早期版本，但这个图最形象地说明了什么是门阵列。在实现具体电路时，门阵列中的单元结构是可改变的，并不是机械的以标准门进行连接，也就是说，所谓的标准门是用于定义门阵列规模的参考。58个引脚、个引脚、112标准门容量标准门容量148阵列阵列图图12.1 以现在被广泛应用的CMOS门阵列为例，它的规模是以标准二输入“与非门”或二输入“或非门”进行定义。这样的一个标准门有两对MOS管：两只PMOS和两只NMOS，它也被称为四管单元。如果说4000门规模，则表示在门阵列的内部将有16000只MOS管，这里并未计及I/O单元引入的晶体管数量。在每个单元中的两对管子通过适当的连接就可实现二输入“与非门”、“或非门”或“倒相器”、“传输门”的功能，也可与其他单元适当连接实现多输入的门电路功能。当然，将门单元通过连接就能够构成时序逻辑。1 门阵列单元门阵列单元 有多种工艺技术支持门阵列的实现，主要有TTL，ECL，CMOS等。CMOS门阵列，由于其单元结构简单，单元内部连接以及单元与外部的通信容易实现等优点，得到广泛应用。尤其是硅栅CMOS电路，除了硅栅MOS器件本身特性优良外，由硅栅工艺制作的多晶硅连接条使布线的灵活性大大提高。在VLSI技术中主要采用硅栅CMOS结构的门阵列。下面将介绍下面将介绍CMOS门阵列门阵列的单元结构及其应用的单元结构及其应用。单元本身带单元本身带有多晶硅桥有多晶硅桥 图图12.2 图B是一种硅栅CMOS门阵列的单元和多晶硅桥的结构图，在实际的设计中，单元版图是多种多样的，但基本的结构大致相同。这是一个p阱硅栅阱硅栅CMOS工艺结构的门阵列版图的局部，这个局部版图不包括金属布线图形。在实现具体逻辑时，根据所要实现的逻辑，在这个基本版图上设计金属连线即可。在门阵列单元中，所有的NMOS晶体管的尺寸是相同的，所有的PMOS晶体管的尺寸也是相同的。为了说明布线通道，将规则的多晶硅桥也示于了图上。固定门阵列的结构与此相同，对于优化门阵列，多晶硅桥并不是这种规则结构，而是不等间隔结构，在需要跨接的地方才出现多晶硅桥，并且桥的长度也由跨过的水平连线的多少确定。在门阵列单元中，为了适应各种复杂的布线要求，在扩散区和引线上开了许多的引线孔。将来在不需要引线的地方，那些引线孔将被一些小的金属块所覆盖。在单元的基础上，设计系统根据各种具体逻辑单元电路结构，确定了一些基本的连接方法，作为数据库存放在系统中。在实现具体的逻辑时，这部分的内容是通过调用数据库实现连接，集成电路中的线网则是通过布线系统实现。如果将该门阵列芯片的金属层、二氧化硅层、多晶硅层等去除，其单元掺杂图形如图12.3 所示，从这个图上我们可以清楚地看到由于多晶硅对掺杂过程的阻挡作用，虽然在版图上是完整的图形结构，实际上形成的掺杂区是被分割的图形形式，这个图说明了源漏区的实际图形，并可从中理解多晶硅栅的自对准原理。图图 12.3单元本身单元本身带有多晶带有多晶硅桥硅桥图图12.2图图12.4 在单元中的电源和地线的接触区采用重掺杂，其目的是减小接触电阻。同时，为保证P型和N型衬底电位的均匀性，在重掺杂区间隔一定的距离要开孔并用金属引线短接。从图12.4所示结构还可看到，由于多晶硅的阻挡作用，重掺杂接触区实际上是断开的，这就必须用金属线将它们连接起来。如有可能则应避免这种断开情况的发生。图12.5是一个用这种单元结构实现逻辑门的电路和版图例子。S3既是一个既是一个PMOS的漏区，的漏区，又是另一个又是另一个PMOS管的源区，管的源区，这被称为共用源漏区。这被称为共用源漏区。S1、多晶硅栅、多晶硅栅Q1、S2构成了构成了倒相器中的倒相器中的PMOS管，管，S2作为作为PMOS管管的源区接电源，的源区接电源，S1是是PMOS管管的漏区，与的漏区，与NMOS管的漏管的漏区相接作为倒区相接作为倒相器的输出相器的输出S2、多晶硅栅、多晶硅栅A、S3构成了或非门的一个构成了或非门的一个PMOS管，管，S2作为作为PMOS管的源区接电源，管的源区接电源，S3是是PMOS管的漏管的漏区，因此，区，因此，S2既是倒相器的既是倒相器的PMOS管的源区，又是管的源区，又是或非门的一个或非门的一个PMOS管的源区，这被称为共用源管的源区，这被称为共用源区。区。二输入或门二输入或门二输入与非门二输入与非门图图12.512.3 单元库设计技术单元库设计技术 单元库设计技术是当今VLSI设计的主要技术之一，借助这个设计技术可以获得性能优越的VLSIC。单元库是“专家系统”，它是由经过精心设计和优化的电路单元模块所组成，这些电路单元模块具有独立的功能、优化的电路结构、理想的动态特性、经过优化和验证的版图。由这些单元模块组成的单元库为VLSI设计提供了性能优越的“高级”设计平台，或者说我们的设计是建立在高水平的设计基础之上。基于单元的基于单元的IC（Cell-Based IC）标准单元设计方法（标准单元设计方法（CBIC：cell-based IC）利用预先设计好的单元进行版图设计利用预先设计好的单元进行版图设计 单元库：通常由工艺制造公司提供；由用户单元库：通常由工艺制造公司提供；由用户自己设计；从第三方单元库供应购买得到。自己设计；从第三方单元库供应购买得到。有两种单元：标准单元（有两种单元：标准单元（Standard Cell）和）和宏单元（宏单元（Macro）或核心（）或核心（Core）单元）单元 标准单元标准单元：逻辑门、触发器、计数器、译码：逻辑门、触发器、计数器、译码器或多路开关等简单的功能模块器或多路开关等简单的功能模块 宏单元宏单元：处理器、：处理器、ALU、存储器阵列、存储器阵列、A/D转换电路等转换电路等 标准单元设计技术，是指采用经过精心设计的逻辑单元版图，按芯片的功能要求排列而成集成电路的设计技术。这些单元的版图具有以下三个特征：各单元具有相同的高度，可以有不同的宽度（图12.5）。图图图图12.512.5 单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是为了线网能够穿越单元。有的设计系统要求单元在上下边引出线的位置及间隔以某个数值单位进行量化。位置和间隔量化的目的是使CAD系统布线简洁，目标准确，避免复杂的具体数值计算。由于单元设计上的规格化和标准化，这些单元被称为“标准单元标准单元”。这些单元经过人工优化设计，经过设计规则及性能模拟的验证，并通常要经过对实验芯片的实际测定，较之门阵列，它的面积与性能都有很大程度的改善。图图图图12.612.6 单元库中每个单元都各具有3种描述形式图12.6单元的逻辑符号(以L logic为特征)，单元的拓扑版图(以O topology为特征)；单元的掩膜版图(以A mask为特征)。由于标准单元的整体结构与门阵列相近，都采用“行式结构”，因此其总体结构的设计准则与门阵列的设计准则也相近。因为单元拼接以后，单元行的电源和地线实际上已经自动连在一起，因此，整体结构的电源、地线布线仅仅是针对单元行外部进行。根据具体的逻辑，将相应的标准单元从单元库中调出，排列成行，根据相邻两行的需要，决定布线通道的宽度，进行布线和I/O单元的连接，完成具体集成电路的设计。与优化门阵列一样，标准单元也没有多余的器件，它也需要全套制作掩模它也需要全套制作掩模，进进行全工艺过程制备行全工艺过程制备，所不同的是标准单元电路性能改善，芯片面积缩小，实现了整体优化和局部优化。当然，由这些标准单元也可以构成局部逻辑作为模块使用。图12.7 给出了采用双层布线标准单元技术实现的集成电路芯片结构示意图。图12.7 从图可以看出，标准单元设计技术保持了“行式结构”的风格，继承了它的优点，同时，由于单元的优化设计，使标准单元比门阵列在性能上更优越。门阵列、标准单元与可编程集成电路的比较门阵列、标准单元与可编程集成电路的比较 以上时论了 4种适宜于小批量生产和使用的ASIC产品。其中门阵列和标准单元IC需经掩模定制后再加工制造；而PLD和LCA(FPGA)则是已完成了加工全过程的标准产品。在设计ASIC时，究竟选择哪一种方法呢，首先要看哪种方法能满足你所设计产品的集成度要求，其次是比较其性能指标-工作速度、功耗和芯片面积，最后分析需要付出的代价。各种各种IC类型的优缺点比较类型的优缺点比较 IC类型分成掩膜方式和编程方式。掩膜方式有全定制和半定制类型。半定制再可分为基于门阵列和基于单元两种。编程方式有PLD和FPGA两种 门阵列只需设计几层连线和引线孔层掩膜，NRE费最低，但单片成本高；门阵列电路受库单元的限制功能较弱。基于单元的IC比门阵电路功能强，集成度高，硅片利用率也高，但需设计几十层掩膜层，即NRE比门阵要高，但单片成本较门阵列便宜，流片周期比门阵列长 全定制IC设计复杂，必须从单元设计起，直到几十层版图完成，开发时间最长，因此 一次性费用(Nonrecurring Costs)NRE最高。但硅片利用率最高，折算成单片生产成本最低，功能最强，性能最好。ASIC Trends-FPGAs vs.ASICs 从工作速度工作速度角度看，标准单元IC的速度在4者中属最快的(当然它比不上全定制的IC)，门阵列IC速度要低些，因为它内部单元中的晶体管尺寸都相同。PLD和LCA(FPGA)都比上两种更慢(如果采用相同的工艺技术的话)，因为它们有着由于电编程结构所带来的附加内连延迟，特别是LCA(FPGA)，其附加延迟更加严重；但是随着工艺技术的改进，可编程IC的速度已有明显提高。PLD的集成度目前还较低，而LCA(FPGA)的集成度已可与门阵列、标准单元IC相比。对于需求量很小的ASIC来讲，价格的因素比性能上的要求更为重要。对于门阵列和标准单元比，每一芯片的成本可以由下式来估算：这里：C-每块芯片的成本；N-芯片的加工总数；m-设计时间(人月)；D-设计费用(指每一人月的设计费用)；n-定制的掩模版数目；M-每一掩模版的加工费用；W-每一硅圆片的加工费用；d-每一硅圆片上的芯片数；y-芯片加工时的成品率；P-每一芯片的测试和封装费用。目前PLD和LCA的价格较高，因而在大量生产时，往往由于成本的原因，将PLD和LCA转换成相应的门阵列；或由于性能的要求。将其转换成相应的标准单元甚至再次设计成全定制电路。图H仅从成本与产量之间的关系，对不同的方法作一大致的比较。可以看出，为了得到合理的成本，不同的设计方法要求有不同的最小产量。图中交叉点的位置不是严格的，仅作一般参考。图I 给出各种逻辑器件的适用范围。当所需逻辑电路的且年使用量在1万块以下(集成度较高时)或10万块以下(集成度较低时)，使用FPGA为适宜。利用FPGA代替门阵列或标准单元可大大降低成本。逻辑器件种类最经济的生产数量设计周期 成本比较PLD/FPGA5k20k110天低门阵列10k200k13个月低标准单元100k300k612个月 低全定制ASIC200k以上612个月 高ASIC 的经济性的经济性