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设计的CMOS计数器与传统的计数器的比较

摘 要：设计了高速宽频CMOS可编程计数器，并且模拟电路仿真上和芯片上的测量结果已经证实了它是可以执行的。新的重载结构和采用简单电路设计的用三个最低有效位触发的触发器的使用能够使设计的计数器的处理速度提高，而且跟计数器级数无关。设计的计数器和传统的计数器用相同的芯片制造，使用一个 0.6μm的三相金属的CMOS 技术。测量结果显示被设计的计数器和传统的计数器都有六级,它们的工作频率分别是 1.34 GHz 和 930 MHz.
关键字：信息工程；CMOS集成电路,分频,高速

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0 前 言
在现代的通信系统中,频率合成器是用一个固定的低频输入生成一个高频输出。频率合成器的性能通常是被分频器和压控振荡器限制（VCO）[1]. 传统的高速分频器用砷化镓或 BiCMOS[2][3] 技术实现. 最近,各种不同的CMOS高速分频器[1][4][6]出现了。然而多数高速分频器的频率分频数的可编程性被限制在2个频率值.这些分频器被称为对偶-系数预定标器。 另一方面,宽频分频器又称为N分频有编程功能的分频器。它的分频值从2到任意整数N，依赖触发器级数。然而，它的运算比对偶-系数预定标器的更慢，因为它的程序电路太复杂。
1 传统的计数器[1]
可编程的N分频计数器常用一个任意整数N（N>=2)实现对时钟频率的分频。
图1的方框图展示了传统的可编程的N分频计数器，这个计数器有六个计数级和EOC(计数的结束)控制电路。分频的数值N取决于6位的输入（从IN1到IN6），在这里N= INi2i-1).

图1 传统的N分频高速计算器
由于重载过程限制了运行速度, RELOAD信号被用于产生设定(STi) 和重新设定 (RSTi)触发信号 (i=1,2….6). 在图1中的计数器的最大的速度受限于EOC 控制模块图2中的FF0的启动时间。限制在一个时钟周期(TCLK)内一个信号，必须穿过 FF1, 条件：
这里TC_Q0是到Q0的FF0延迟时钟。Treload 是从Q0 通过 ST、RST信号生成模块, Qi (i = 1; 2; . . .;M)[1]延时的。电路模拟仿真显示TC_Q0是0.44ns。Treload是1.01ns，并且TQM_D0随着计数器的级数M的增加而增加。NAND1, NOR3在下一个上升沿之前至少一个启动时间内完成（TFF0启动）。见公式：
TCLK >TC_Q1+TNAND1+TNOR3+ TFF0 setup （1）
这里TC_Q1是时钟到Q1的FF1延时， TNAND1; TNOR3分别是第一个与非门和第3个或非门的延迟时间，从电路模拟仿真上看,TC_Q1; TNAND1; TNOR3, 和TFF0 setup的计算值分别是0.46,012, 0.21和0.28 ns,因而时钟周期TCLK必须大于1.07ns才能和935MHZ的时钟频率(1/TCLK)相匹配。如果计数器的级数M增加到大于6，图2中的第2个或非门的输入量将增加到M≥4 (QM;QM_1; . . . ;Q5)，这是由于从QM到D0通过NOR2, NAND2, 和 NOR3 (TQM_D0)3个门的信号的延迟增加了。在这种情况下，输入的时钟周期TCLK必须增加来满足下面的最大频率 [1] 随M的增加而减少，因为 EOC控制电路的延迟。

图2 EOC控制电路图
2 高速N频分计数器
有6级的高速N分频计数器的电路图如图3（a）所示。那个电路基本上是用六个触发器的串联连接。FF1的作用也相当于一个触发器因为在倒记数操作中被置为高电平。预先设定的除数数值 N 由逻辑控制电路产生的置位和复位信号载入。

图3 (a)设计的高速N分频计算器
(b)控制逻辑电路图
为了要提高操作速率,一个没有置位和当M大于6时,NOR2 门被扩大为一个和最大扇入数为3的与非门或者或非门的串级,RELOAD信号在减计数操作倒数第2个时钟周期被激发到高电平，然而, 如果当IN1,IN2,IN3为0时会自动复位到0，如图 4 所示。不满足（2）式中的条件,那么RELOAD信号将在减计数操作第一个时钟周期被提前激发。 在这种情况下，电路就没有完成N分频操作。从（1）和（2）计算的最大的操作频率 (1/TCLK) 和电路模拟仿真中不同的M值。最大操作频率将低于由（1）和（2）所计算的值.传统的计数器的方程产生置位和复位信号。
复位功能的简单的触发器 (F/F)被作为FF1最低有效位(LSB) 同样FF2 和 FF3 也没有用复位功能。与传统的计数器类似，在FF4，FF5，FF6中也有置位和复位功能。所有的触发器都是由互补型半导体金属氧化（CMOS）传送门电路组成的。附加了置位或者复位的触发器增加了电路的复杂性。 电路模拟仿真显示上述的三种类型的触发器在配有5 V 电压时的操作时钟频率的最大值分别是 1.6,1.2, 和 1.1GHZ。 控制逻辑模块的电路图如3（b）所示。
对计数器的正常运算有各种时间限制。这个计数器的时间限制电路在图4中说明。除了ST3以外的所有置位和复位信号都产生于计数器的值到000 0102 时的T2时钟周期。ST3产生于T1时钟周期。在T0时钟周期,计数器的值装载预先设定的值N，在传统的计数器中，所有置位和复位信号在时钟周期T1被激发,计数器的值在时钟周期T0用预先设定的数值N重载。
触发器 FF1的LSB位没有内设置位和复位功能，置位功能由FF1通过使用一个外部反馈电路 NAND0 和一个逻辑控制输出来实现触发器FF1，FF2,FF3的三个LSB位不需要内设复位电路，因为他们在T0时钟周期计数器的速度受到两个时钟的限制。一是信号没被激发。另一个是ST3信号的宽度（FF3的置位信号）。
信号用来依照图3（b）中的布尔方程产生置位和复位信号。

图4 设计的计数器时序图
信号在PT2变成高电平后被置为低电平，如图4中所示。只有当计数器的值是0000102的时候,PT2信号是高电平信号一定要在时钟周期T0内被清除以便新的减计数操作能在下一个时钟周期T0内启动。在时钟周期T1;Q1变为高电平,PT2变为低电平,而且触发器FFa由复位状态变为工作状态。这些操作一定要在一个时钟周期(TCLK)里完成，以便信号在T0时钟周期的上升沿被置为无效高电平。由下式说明：
TCLK > TC_Q1 + TNOR4 + TFFa-RST-NORMAL (3)
这里TFFa-RST-NORMAL是FFa从复位状态返回到工作状态所需的时间，从电路模拟仿真上看，TC-Q1; TNOR4,和TFFa-RST-NORMAL的理论值分别应是0.23,0.25,和0.21 ns.因此,时钟周期TCLK 必须大于0.69ns,这样才能匹配1.45GHz的时钟周期。
除了ST3以外的所有置位和复位信号在二个时钟期间(T2和T1)被激活,而ST3只需一个时钟周期T1就可被激活。这个在ST3上的时钟限制是因为Q3被用于探测电路中来查找是否为0000102计数器的值.顺便一提,为了FF3的正确置位，SET信号和ST3保持高电平所必需的时间间隔应该比TFF3 –SET- SETUP长。当和都是低电平的时候ST3变成高电平。当Q1变成低电平的同时变成高电平,因为和Q1都与CLK同步,如图 4 中所示。是加了TINV_Q!时延的Q1翻转量。因此，高电平的ST3的时间间隔可以用TCLK -TINV_ Q1.表示，由于这个ST3的时间间隔必须比TFF3-SET –SETUP长,下式时间条件一定要符合：

TCLK > TFF3 SET SETUP + TINV-Q1 (4)
从电路模拟仿真上来看，TFF3-SET-SETUP 和的理论值分别是0.69 ns 和0.11 ns。因此，时钟周期TCLK必须大于0.8ns才能和1.25 GHz.的时钟频率匹配。
比较上述的计数器的二个时间限制约束(3)式和(4)式，可以看出时钟频率受ST3是高电平的最小时间间隔的限制。如图4中所示。二个时间约束(3)式和(4)式显示出他们和触发器的级数无关,M在传统的计数器[1]中,所有的计数器的位(Q1;Q2;…;QM)用来产生信号。随着M的增大，（2）式中EOC控制器的延迟TQM_D0也会增大，这就减小了时钟频率的最大值。为了解决这个问题，在这里计数器值中只有2个LSB位（Q1和Q3）被用来产生信号。计数器值的剩余MSB位预先被估算，而且当计数器值达到000....01112时信号PT7被设定为高电平.这可以使计数器独立于M而快速工作。
3 测量结果
设计的计数器和传统的计数器都含有6级触发器的N分频计数器，它们采用0.6微米三相金属CMOS技术，使用相同的芯片设计和制作。设计的计数器的管芯面积是473*220μm2，而传统的计数器面积（除了排除增耗垫面积。）是463*181μm2。传统的计数器性能最差时的除数值为34，就象[1]中所示.在设计的计数器中，频率除数的值的LSB和来自LSB
的第3位必须分别是0和1来应付最坏的情况。
传统的计数器与设计的计数器性能比较 表1

设计的计算器
传统的计算器
改进程度
最大时钟频率
（仿真值）
1.34GHZ
（1.35 GHZ）
930 MHZ
（905 MHZ）
+44%
（+49%）
每MHZ的耗能
23.8μW/MHZ
22.5μW/MHZ
—6%
芯片面积μm2
104060
83803
—24%
晶体管数量
322
284
—13%
频率除数值的剩余位不会受性能最差情况影

响。因此,在这里性能最差情况下的频率除数值被选
择为1210(001 1002)。表（1）列出了在供给电压是5 V时设计的计数器和传统的计数器[1]的性能比较。在耗电量中,输出功耗没有包含在二个计数器中。
4 结 语
设计了一个高速宽频CMOS的N分频计数器。操作时钟频率通过使用新的重载结构而增加,这减弱了由于计数器级数增加带来的性能衰减。在5v的工作电压下，他们的分频器分别工作在1.34GHz和930MHz的时钟频率上,设计的计数器的最大频率不会随M的增加而减少，因此，速率增强了44%,尽管芯片面积和耗电量每兆赫分别增加了24% 和6%。所以设计的计数器的技术路线是经过实验验证的、是可性的，与传统的计数器相比，它的技术重点主要在FF1和控制逻辑电路。当然这些优点的出现
也带来了芯片面积的增加和晶体管数量的增多，这也是它的一个不足之处。
参考文献：
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[4] P. Larsson, “High-speed archite-
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