集成电路课程设计(范例).doc

集成电路课程设计
1. 目的与任务
本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
2. 设计题目与要求
2.1设计题目及其性能指标要求
器件名称：含两个2-4译码器的74HC139芯片
要求电路性能指标：
（1） 可驱动10个LSTTL电路（相当于15pF电容负载）；
（2） 输出高电平时，|IOH|≤20μA，VOH，min=4.4V；
（3） 输出底电平时，|IOL|≤4mA，VOL，man=0.4V；
（4） 输出级充放电时间tr=tf　，tpd＜25ns；
（5） 工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax＝150mW。
2.2设计要求
1. 独立完成设计74HC139芯片的全过程；
2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；
3. 根据所用的工艺，选取合理的模型库；
4. 选用以lambda(λ)为单位的设计规则；
5. 全手工、层次化设计版图；
6. 达到指导书提出的设计指标要求。
3. 设计方法与计算
3.1 74HC139芯片简介
74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：
图1 74HC139芯片管脚图
表1 74HC139真值表
片选
输入
数据输出
Cs
A1
A0
Y0
Y1
Y2
Y3
0
0
0
0
1
1
1
0
0
1
1
0
1

0
1
0
1
1
0
1
0
1
1
1
1
1
0
1
×
×
1
1
1
1
从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。
2—4译码器的逻辑表达式，如下所示：

74HC139的逻辑图如图2所示：
图2 74HC139逻辑图
3.2 电路设计
本次设计采用的是m12_20的模型库参数进行各级电路的尺寸计算，其参数如下：
NMOS: εox=3.9×8.85×10﹣12F/m μn=605.312×10﹣4㎡/Vs
tox=395×10﹣10m Vtn=0.81056V
PMOS: εox=3.9×8.85×10﹣12F/m μp=219×10﹣4㎡/Vs
tox=395×10﹣10m Vtp=﹣0.971428V
3.2.1 输出级电路设计
根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss, VIH=VDD。

图3 输出级电路
（1） 输出级N管（W/L）N的计算
当输入为高电平时，输出为低电平，N管导通，且工作在线性区，而后级有较大的灌电流输入，要求|IOL|≤4mA，VOL，man=0.4V，根据NMOS管理想电流分方程分段表达式：

因此，

则，
(2) 输出级P管（W/L）P的计算
当输入为低电平时，输出为高电平，P管导通，且工作在线性区。同时要求N管和P管的充放电时间tr=tf　，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。
1. 以|IOH|≤20μA，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式：

因此,

则，
2. N管和P管的充放电时间tr和tf表达式分别为

令tr=tf可以计算（W/l）p,min的值，计算过程如下：

计算得出：

则（W/L）P=140
取其中的大值作为输出级P管的尺寸，则（W/L）P=140
3.2.2 内部反相器中各MOS管的尺寸计算
内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中CL（即负载）。

图4 内部反相器
它的负载由以下三部分电容组成：①本级漏极的PN结电容CPN；②下级的栅电容Cg；③连线杂散电容CS。
① 本级漏极的PN结电容CPN的计算
CPN＝Cj×（Wb）+Cjsw×(2W+2b)
其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为2λ×2λ，孔与多晶硅栅的最小间距为2λ，孔与有源区边界的最小间距为2，则取b＝6λ。Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。其中采用的模型库参数如下所示：

总的漏极PN结电容应是N管和P管的总和，即：

注意：此处WN和WP都为国际单位
② 栅电容Cg的计算
Cg＝Cg，N＋Cg，P＝＋＝（WN＋WP）L
此处WN和WP为与本级漏极相连的下一级的N管和P管的栅极尺寸，近似取输出级WN和WP的尺寸。
将输出级N管和P管的宽长比：（W/L）N=48和（W/L）P=140代入公式进行计算，根据设计规则，λ=0.6μ，L=2λ=1.2μ，代入得：

③ 连线杂散电容CS
CS＝
一般CPN＋Cg≈10CS，可忽略CS作用，因此可以得出：

又因为：

令，并把的值代入公式，根据≤2nS的条件，计算出WN和WP 的值。

即，
使=2nS，即

因此，

所以，内部反相器的尺寸为：

3.2.3 内部逻辑门MOS的尺寸计算
内部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：

图5 内部逻辑门
代入内部反相器的尺寸得，内部逻辑门的尺寸为：

3.2.4 输入级设计
由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。
图6 输入级电路

（1）输入级提拉管P2的（W/L）P2的计算
为了节省面积，同时又能使ViH较快上升，取（W/L）P2＝1。若取L=2λ，W=2λ，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此处的L允许取6λ。
所以，
（2）输入级P1管（W/L）P1的计算
此处P1管的尺寸取内部反相器中P管的尺寸，则

（3）输出级N1管（W/L）N1的计算
由于要与TTL电路兼容，而TTL的输出电平在0.4～2.4V之间，因此要选取反相器的状态转变电平：

又知：

代入数据得：

计算得到：

又因为，

所以，

因此，

3.2.5缓冲级的设计
（1）输入缓冲级
由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以及各驱动内部与非门2个，所以可以不用缓冲级。
Cs的缓冲级设计过程如下：
Cs的缓冲级与输入级和内部门的关系如图7所示。图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的。
图7 Cs的缓冲级
输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为2～10。具体可取。N为扇出系数，它的定义是：

在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。

因此，

所以，

(2)输出缓冲级
由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸
图8 输出缓冲级
同理，级间的扇出系数为：

将内部逻辑门等效为一个反相器，则其等效尺寸等于内部反相器的尺寸，计算得出：

所以，

3.2.6 输入保护电路设计
因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。
输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图9所示的为双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300～500Ω。二极管的有效面积可取500μm2，或用Shockley方程计算。
输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中的pad单元版图。如果版图设计中准备调用单元库中的pad标准单元版图，因其包含保持电路，就不必别外的保护电路设计。
图9 输入保护电路
至此，完成了全部器件的尺寸计算，汇总列出各级N管和P管的尺寸如下：
输入级：

内部反相器：

输入缓冲级：

内部逻辑门：

输出缓冲级：

输出级：

3.3 功耗与延迟估算
在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，其级数最多，延时与功耗最大，因此在估算74HC139芯片的延时、功耗时，就以Cs支路电路图(如图10所示)来简化估算。
图10
3.3.1 模型简化
由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支路即可。
在Cs端经三级反相器后，与四个三输入与非门相连，但图10所示的支路与另外不工作的三个三输入与非门断开了，所以用负载电容CL1来等效与另外三个不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。
3.3.2 功耗估算
CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。按下列公式计算瞬态功耗。

其中：
CPN为本级漏极PN结电容，按2.2.2①相关公式计算
Cg为与本级漏极相连的下一级栅电容，按2.2.2②的Cg计算
CS为从本级漏连接到下一级栅的连线杂散电容，其值较小，可忽略不计
CL1为被断开的三个三输入与非门栅电容，按2.2.2②的Cg计算
CL为最后一级（即输出级）的下一级栅电容，即负载电容15pF
X前、X后表示Cs支路电路中X点之前或X点之后的所有器件
因此，

所以，整个74HC139芯片的功耗为：

3.3.3 延迟估算
算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算：

各字母代表的意义如图11所示。

t
t
Vo
Vi
Vdd
Vdd
0.9
0.5
0.1
0
t f
tpLH
tpHL
t r
0.5
图11
由上面的计算可以看出，，即最后一级（即输出级）的下一级栅电容比起其它电容都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估算，并假设每一级延迟都相同。

所以，最后一级的延迟时间为：

总延迟为：

因此该电路设计满足设计要求。

4. 电路模拟
电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源VI1和VI2，电压值为零（如图12所示），在模拟时进行直流扫描分析，然后就可得出功耗。

图12 电路模拟用Cs支路
把此电路图转为SPICE文件，加入电路特性分析指令和控制语句，即可对电路进行仿真。
采用前面所计算得到的各个器件的宽长比，进行第一次电路仿真，我发现有些仿真结果不是那么的理想，直流分析时的转换电平Vs没有达到1.4V，为了改变转换电平，我对输入级的尺寸进行适当地修改，使电路仿真符合设计要求。修改后的输入级尺寸如下：

采用修改过的数据，再一次进行电路仿真。
4.1 直流分析
当Vcs由0.4V变化到2.4V的过程中，观察波形得到阈值电压（状态转变电平）Vs。Vs的值应该为1.4V。直流分析的原理图如图13所示，其对应的SPICE文件如图13所示，直流分析的输入输出电压曲线如图15所示。

图13 直流分析原理图

图14 直流分析SPICE文件

图15 输入输出电压曲线
从图15可以看出，转变电平Vs大约在1.4V左右，符合设计要求。
4.2 瞬态分析
从波形中得到tPLH、tPHL、tr和tf，然后进行相关计算。瞬时分析的原理图如图16所示，其SPICE文件如图17所示，仿真波形如图18所示：

图16 瞬态分析原理图

图17 瞬态分析SPICE文件

图18 瞬态分析波形图
从波形图中得出：
tr=3.5ns,tf=2.8ns,tpLH=2.8ns,tPHL=2.1ns

4.3 功耗分析
对电压源VI1和VI2进行直流扫描分析：“.dc lin source vI1 0 5 0.1 sweep lin source vI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”，从波形中得出p( VI1 )max和 p(VI2)max，总功耗：

功耗分析的原理图如图19所示，其SPICE文件如图20所示，功耗分析的波形如图21所示：

图19 功耗分析原理图

图20 功耗分析SPICE文件

图21 功耗分析波形图
从图中可以看出

因此，

满足设计要求。
5.版图设计
本次设计采用层次化，全手工设计版图。所谓层次化设计版图就是先设计单元版图，由简单的单元版图再组成较复杂的单元版图，一层层设计，直至完成芯片的整体版图。
5.1 输入级设计
输入级电路的版图如图22所示，由于提拉管的宽长比只有1，所以这里的多晶硅宽度采用6λ，而其它的MOS管的多晶硅均采用2λ。

图22 输入级
5.2 内部反相器设计
由于内部反相器的NMOS尺寸比较小，将NMOS的源级和漏极的有源区扩大，保证能够符合设计规则，其版图如图23所示。

图23 内部反相器
5.3 输入缓冲级设计
由于输入缓冲级P管的尺寸比较的大，所以P管采用两个PMOS并联的方式进行设计，每个的宽长比都为9，其版图如图24所示

图24 输入缓冲级
5.4 内部逻辑门设计
内部逻辑门是三输入与非门，采用多条多晶硅进行设计，其版图如图25所示

图25 内部逻辑门
5.5 输出缓冲级设计
由于输出缓冲级P管的尺寸比较大，采用梳状结构进行设计，每个PMOS的宽长比为10，其版图如图26所示。

图26 输出缓冲级
5.6 输出级设计
从计算结果看出，输出级的尺寸是各个单元电路里最大的，必须采用梳状结构进行设计，需要多个管进行并联来实现较大的宽长比，其版图如图27所示。

图27 输出级
5.7 连接总电路图
每一级版图都设计完成了，将各个级的版图进行整合，连接成最终的电路图，按照图2所示的逻辑图进行连接，得到最终的总电路版图（见附录）。得到电路版图后，算是大部分工作完成了，但是总电路图还需要加上焊盘，这里引入了PAD模块焊盘，一方面作保护电路使用，另一方面，则用来连接外部电路。
5.8 版图检查
5.8.1 版图设计规则检查（DRC）
这一个操作与每一个子模块的设计必须同步进行。做DRC检查时应该分成小块（单元）检查。每一部分做成一个单元，每个单元进行DRC检查。在全部通过后，将单元组合成电路，最终做一次全版图的DRC，以确保全版图正确。
总图的版图设计规则检查见图28所示。

图28 总版图DRC检查
由DRC检查结果来看，总版图符合其设计规则。
5.8.2 电路网表匹配（LVS）检查
电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节点的匹配检查。如果匹配，表明版图的连接及版图中各管子的生成是正确的。因此，只要保证电路图是正确的，LVS检查就可以验证版图的正确性。
为了保证总电路图的正确性，在每一级电路的设计过程中，我都进行了一次LVS检查，在连完总电路版图后，与总电路图进行LVS检查，看是否匹配，检查结果如图29所示

图29 LVS检查
5.8.3 版图数据的提交
所设计的版图通过DRC和LVS的检查，及ERC检查(本次设计不做)，然后转换成制造掩膜用的码流数据。转换成的码流数据如图30所示

图30 版图数据

6. 总图的整理
附录A 电路原理总图（一半）

附录B 总电路版图

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