1、实验六 MAX+plusⅡ界面操作 VHDL输入练习
一、 实验目的
1、 熟练掌握MAX+plusⅡ的界面和基本操作步骤。
2、 掌握VHDL输入的设计流程。
二、 实验内容
1、 进一步熟悉MAX+plusⅡ的界面，练习软件的基本操作方法。
2、 通过基本门电路、3-8译码器、选择器、半加器等设计，学习VHDL输入设计的全过程。
三、 实验步骤
1、 建立新项目，确定工程文件名。File/Project/Name…
2、 指定器件Assign/Device…
3、 建立新的输入文件：File/New…，选择输入方式。
4、 设计程序输入。
5、 编译。MAX+pl
2、usⅡ/Compiler…或File/Project/Save＆Compiler…
6、 引脚分配MAX+plusⅡ/Floorplan Editor…
7、 功能仿真
① 创建波形文件File/New… （.scf）
② 设置时间File/End time… ，设置网格间距Options/Grid size…
③ 调输入/输出点 Node/Enter Nodes from SNF…或窗口右击。
④ 给输入赋值，波形编辑。
⑤ 仿真MAX+plusⅡ/simulator…
8、 实验箱连线，打开电源。
9、 下载MAX+plusⅡ/programmer…，观察结果。
10、 创建功能模块File/Create Default Symbol…
（一） 基本门电路
图1-1 基本门电路程序
图1-2 基本门电路波形仿真
图1-3 基本门电路引脚分配
图1-4 基本门电路下载
（二）3-8译码电路
图2-1 3-8译码器电路程序
图2-2 3-8译码器电路时序图
图2-3 3-8译码器电路引脚分配
（三） 选择器
图3-1 选择器程序
图3-2 选择器时序
图3-3 选择器引脚分配
四、实验结论
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