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1、集成电路工艺原理” 集成电路工艺原理 复习 2 第一章导论 半导体产业 3 11 引 言 1.1 引 言 p 微电子学：Microelectronics－微型电子学 微电子学是研究在固体（主要是半导体）材料上构 成的微小型化电路及系统的电子学分支 p 微电子学：Microelectronics 微型电子学 成的微小型化电路及系统的电子学分支。 电 子 学 4 核心：集成电路。 微电子学 11 引 言 1.1 引 言 集成电路：IC Integrated Circuit 通过一系列特定的加工工艺，将晶体管、二极管等有源 件 容等 件
2、连 集成电路：IC，Integrated Circuit 器件和电阻、电容等无源器件，按照一定的电路互连， “集成”在一块半导体单晶片（如Si 、GaAs）上，封装 在 个外壳内 执行特定电路或系统功能 在一个外壳内，执行特定电路或系统功能。 封装后的 集成电路 5 11 特征尺寸 Common IC Features 1.1 特征尺寸 Contact Hole Line Width Space 关键尺寸(CD)：集成电路中半导体器件能够加工的最小尺寸。 它是衡量集成电路设计和制造水平的重要尺度，关键尺寸越小， 6 它是衡量集成电路设计和制造水平的
3、重要尺度，关键尺寸越小， 芯片的集成度越高，速度越快，性能越好 11 特征尺寸 1.1 特征尺寸 关键尺寸(CD)的发展 7 11 特征尺寸 晶体管集成数量的发展 1.1 特征尺寸 1971年，Intel的第一个微处理器4004：10微米工艺，仅包含2300多只晶体管； 8 2010年，Intel的最新微处理器Core i7：32纳米工艺，包含近20亿只晶体管。 12 摩尔定律 The Moore’s Law－摩尔定律 1.2 摩尔定律 Moore定律是在 1965年由INTEL 公司 的Gd M 提 的Gor don M oore提 出的，
4、其内容是：硅 集成电路按照4年为 集成电路按照年为 一代，每代的芯片集 成度要翻两番、工艺 线宽约缩小30% IC 线宽约缩小30%，IC 工作速度提高1.5倍 等发展规律发展。 主要有以下三种" 版本" ： 1、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 、微处理器的性能每隔 个月提高一倍，而价格下降一倍。 9 2、微处理器的性能每隔18个月提高一倍，而价格下降一倍。 3、用一个美元所能买到的电脑性能，每隔18个月翻两番。 13 硅片尺寸 1.3 硅片尺寸 硅片尺寸（Wafer Size）的发展 2008年 片尺寸 的发展 2000年 199
5、2年 1987年 年 1981年 1975年 1965年 1965 年 10 50mm 100mm 125mm 150mm 200mm 300mm 450mm 2 吋 4 吋 5 吋 6 吋 8 吋 12吋 18吋 14 半导体产业发展趋势 1.4 半导体产业发展趋势 SiP＋3D集成 融合 11 ITRS国际半导体技术蓝图 1 4 More Moore 1.4 More Moore “More Moore”－芯片特征尺寸的不断缩小。 l 从几何学角度指的是为了提高密度 性能和可靠性在晶圆水平和 l 从几何学角
6、度指的是为了提高密度、性能和可靠性在晶圆水平和 垂直方向上的特征尺寸的继续缩小 l 与此关联的3D结构改善等非几何学工艺技术和新材料的运用来影 12 关 结构改善等非几何学 技术 新材料 用来 响晶圆的电性能。 1 4 More Moore More Moore 1.4 More Moore High-K材料：高介电常数，取代SiO 2作栅介质，降低漏电。 Hig h-K 材料相对介电常数为25左右，甚至可以到37。 13 g Low-K 材料：低介电常数，减少铜互连导线间的电容，提 高信号速度。Low-K材料相对介电常数在3 左右。 14 ITRS国
7、际半导体技术蓝图 1 4 More Than Moore 1.4 More Than Moore More Than Moore 功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附 加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装 15 加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装 级(SiP)或芯片级(SoC) 转移。 1 4 More Than Moore 1.4 More Than Moore 功率系统集成芯片 (Power SoC or SiP ) 功率器件 16 15
8、 集成电路IC 企业划分 ◎ 集成电路IC企业大致上可分为以下几类 1.5 集成电路IC 企业划分 p 通用电路生产厂，典型—生产存储器和CPU； p 集成器件制造商(IDM- Integrated Device Manufactory p 集成器件制造商(IDMIntegrated Device Manufactory Co.) ，从晶圆之设计、制造到以自有品牌行销全球 皆一手包办，如Intel，Mortorola； p Foundry 厂，标准工艺加工厂或称专业代工厂商， 如TSMC 、SMIC ； p Fabless：IC 设计公司，只设计不生产。如AMD；
9、 p Chipless：既不生产也不设计芯片，而是设计IP内 核 授权给半 体公 使 如 核，授权给半导体公司使用。如RAM（Advanced RISC Machines ）； p Fbli 轻晶片厂 有少量晶圆制造厂的IC公司 17 p Fablite ：轻晶片厂，有少量晶圆制造厂的IC公司。 第二章 硅和硅片的制备 18 21 半导体级硅 2.1 半导体级硅 SiHCl 3 Polycrystalline silicon rod 多晶硅棒 ü 西门子工艺提纯的 材料有很高纯度： silicon rod 多晶硅棒 99.9999999% (共9
10、 个9) ； ü没有按照希望的晶体 顺序排列原子 还不 顺序排列原子，还不 能直接使用。 SGS 的西门子反应器 19 SGS 的西门子反应器 22晶体结构－多晶和单晶结构 2.2 晶体结构 多晶和单晶结构 多晶结构 单晶结构 多晶结构 Polycrystalline structure 单晶结构 Monocrystalline structure 单晶硅结构：晶胞重复的单晶结构能够制作工艺和器 件特性所要求的电学和机械性能。糟糕的晶体结构 和缺陷会导致微缺陷的形成 并将影响晶片制备 20 和缺陷会导致微缺陷的形成，并将影响晶片制备 23 单晶硅生长－CZ法
11、2.3 单晶硅生长 CZ法 CZ法( Czochralski 切克劳斯基） 法( 切克劳斯 p CZ法生长单晶硅把熔化的半导体级硅液体变 成有正确晶向并且被掺杂成n 或p 型的固体硅锭； p 85%以上的单晶硅是采用CZ法生长； 以 的单晶 是采用 法长； p 籽晶为所需晶向的单晶硅。 CZ法生长的硅锭 Silicon Ingot Grown by CZ Method 21 23 单晶硅生长－CZ单晶炉 2.3 单晶硅生长 CZ单晶炉 Crystal puller and Crystal seed 籽晶 Crystal puller and rot
12、ation mechanism 单晶拉伸与转动机械 Single crystal silicon Molten polysilicon 熔融多晶硅 Single crystal silicon 单晶硅 Heat shield 热屏蔽 Quartz crucible 石英坩锅 Carbon heating element 拉单晶炉 Water jacket 水套 Carbon heating element 碳加热部件 22 CZ拉单晶炉－CZ Crystal Puller 23 单晶硅生长－CZ单晶炉 2.3 单晶硅生长 CZ单晶炉 p 直拉法
13、目的 实现均匀掺杂和复 p 直拉法目的：实现均匀掺杂和复 制籽晶结构，得到合适的硅锭直径， 限制杂质引入； p 关键参数：拉伸速率和晶体旋转 p 关键参数：拉伸速率和晶体旋转 速度。 300 mm Si cr y stal puller 23 yp Photograph courtesy of Kayex Corp., 24 单晶硅生长－区熔法 区熔法（Float Zone ）晶体生长 气体入口 2.4 单晶硅生长 区熔法 区熔法（Float Zone）晶体生长 气体入口 Gas inlet (inert) 卡盘 Chuck 熔融区 Molt
14、en zone 多晶硅（硅）棒 rod 可移动RF线圈 Traveling RF coil RF p 纯度高，含氧量低 p 晶圆直径小 籽晶 Seed crystal 卡盘 Chuck 晶圆直径小 24 惰性气体出口 Inert gas out Chuck 25 硅片制备－晶向选取 常用的硅片 2.5 硅片制备 晶向选取 常用的硅片 p CMOS 电路 p CMOS 电路 P type （Boron doped） （100 ）晶向 电阻率：10~50 Ω• cm p BJT p BJT (111)晶向 25 第三章 集成电路制造工
15、艺概况 26 31 硅片制造厂的分区概述 亚微米CMOS IC制造厂典型的硅片流程模型 3.1 硅片制造厂的分区概述 亚微米CMOS IC 制造厂典型的硅片流程模型 硅片制造前端 抛光 硅片起始 薄膜 硅片制造前端 抛光 无图形的硅片 薄膜 扩散 刻蚀 光刻 完成的硅片 测试/拣选t 注入 27 32 CMOS 工艺流程 3.2 CMOS工艺流程 Passivation Bond Pad IMD1 W Via Plug Metal 2 BPSG W Contact Plug Metal 1 Poly Gate Spacer N
16、 + Source N + Drain P + Source P + Drain g Gate Oxide p Sili co n Substr ate P + Silicon Epi Layer P -P -Well N -Well 28 S co Subst ate 33 CMOS 工艺流程 3.3 CMOS工艺流程 UV light Silicon substrate Silicon dioxide oxygen oxide photoresist Mask exposed photoresist exposed
17、 photoresist CMOS 工艺 流程 Oxidation (Field oxide) Photoresist Develop Photoresist Coating Mask-Wafer Alignment and Exposure Exposed Photoresist 流程 中的 主要 polysilicon Silane gas Dopant gas gate oxide oxygen oxide Ionized oxygen gas photoresist oxide Ionized CF 4 gas oxide
18、Ionized CCl 4 gas 主要 制造 步骤 Scanning ion Polysilicon Deposition Oxidation (Gate oxide) Photoresist Strip Oxide Etch Polysilicon Mask and Etch 步骤 G SD top nitride S D G silicon nitride Contact holes S D G ox D G ion beam S drain S D G Metal contacts 29 Ac
19、tive Regions Nitride Deposition Contact Etch Ion Implantation Metal Deposition and Etch 第四章 氧 化 第章氧 化 氧化物 30 41 二氧化硅的生成方法 4.1 二氧化硅的生成方法 p 热生长： ü 在高温环境里 通过外部供给高纯氧气 ü 在高温环境里，通过外部供给高纯氧气 使之与硅衬底反应，得到一层热生长的 SiO 2 。 p 淀积： ü 通过外部供给的氧气和硅源，使它们在 腔体中方应，从而在硅片表面形成一层 薄膜。 31 42热氧化生长－化
20、学反应 4.2 热氧化生长 化学反应 氧化的化学反应 p 干氧：Si （固）＋O 2 （气）－> SiO 2 ( 固) 氧化速度慢 氧化层干燥 致密 均匀性 重复性 氧化速度慢，氧化层干燥、致密，均匀性、重复性 好，与光刻胶的粘附性好. p 水汽氧化 Si （固）＋H O （水汽） > p 水汽氧化：Si （固）＋H 2 O （水汽）－> SiO 2 （固）+ H 2 （气） 氧化速度快，氧化层疏松，均匀性差，与光刻胶的 粘附性差。 p 湿氧：氧气携带水汽，故既有Si 与氧气反应，又 有与水汽反应。氧化速度、氧化质量介于以上两种 方法之间 32 方
21、法之间。 43 二氧化硅的基本特性 4.3 二氧化硅的基本特性 热SiO 2 是无定形的( 熔融石英1710℃) p 密度= 2 2 gm/cm 3 p 密度= 2.2 gm/cm 3 p 分子密度= 2.3E22 molecules / cm 3 p 晶体SiO 2 [Quartz] = 2.65 gm/cm 3 良 的电绝 材料作介 良好的电绝缘材料( 作介质层) Ø 带隙EnergyGap ~ 9 eV Ø 带隙EnergyGap 9 eV Ø Resistivity> 1E20 ohm-cm（高电阻率） 33 43 二氧化硅的基本特性 4.3
22、 二氧化硅的基本特性 高击穿电场( 不容易被击穿) l > 10MV/cm 稳定和可重复的Si/SiO 2 界面； 硅表面的生长基本是保形的。 34 43 二氧化硅的基本特性 4.3 二氧化硅的基本特性 v 对杂质阻挡特性好 v 硅和SiO 2 的腐蚀选择特性好（HF等） v 硅和SiO 2 的腐蚀选择特性好（HF等） 35 43 二氧化硅的基本特性 v 硅和SiO 2 有类似的热膨胀系数 4.3 二氧化硅的基本特性 v 硅和SiO 2 有类似的热膨胀系数 36 44 二氧化硅的用途 保护器件免划伤和隔离沾污（钝化） 4.4 二氧化硅的用
23、途 保护器件免划伤和隔离沾污（钝化） n SiO 2 是坚硬和无孔（致密）的材料 37 44 栅氧电介质 Gate Oxide Dielectric 4.4 栅氧电介质 Gate oxide Polysilicon Gate n- well p- well p+ Silicon substrate p- Epitaxial laye r V 的调整 V T的调整: 1. 阱掺杂浓度 2 二氧化硅厚度 38 2. 二氧化硅厚度 44 掺杂阻挡 Oxide La yer Dopant Barrier 4.4 掺杂阻挡 yp l 作为掺杂或注入
24、杂质到硅片中的掩蔽材料 39 44 金属间介质层 4.4 金属间介质层 Metal-2 ILD-3 Metal-1 1 ILD -2 gap fill ILD-2 LI oxide ILD-1 n- well p- well p+ Silicon substrate p- Epitaxial layer 40 45 垫氧化层 氮化硅缓冲层以减小应力( 很薄) 4.5 垫氧化层 氮化硅缓冲层以减小应力( 很薄) 41 46 氧化生长模式 4.6 氧化生长模式 氧化层厚度与消耗掉的硅厚度的关系 2 0 Si SiO NxN x · =
25、· 22 3 22 3 50 10 / 22 10 / NcmN cm =´ =´ 2 5.010 / 2.210 / Si SiO NcmN cm =´ =´ 0 0.45 x x = 42 47 氧化速率 4.7 氧化速率 ：描述氧化物在硅片上生长的快慢 ：描述氧化物在硅片上生长的快慢 p 氧化物生长模型是由迪尔（Deal ）和格罗夫（Grove） 发展的线性 抛物线性模型 发展的线性一抛物线性模型； 2 () tAtBtt +=+() ox ox tAtBtt +=+ v t 为硅片经过t 时间后SiO 的生长厚度( μ m) v t
26、 ox 为硅片经过t 时间后SiO 2的生长厚度( μ m) v B 为抛物线速率系数( μ m 2 /h) v B/A 为线性速率系数( μ m/h) v B/A 为线性速率系数( μ m/h) v t 0 为初始氧化层厚度( μ m) v 为生成初始氧化层t ( μ m)所用的时间(h) t 43 v 为生成初始氧化层t o ( μ m)所用的时间(h) t 47 氧化速率 2 4.7 氧化速率 2 () ox ox tAtBtt + =+ 氧化层足够 氧化层足够 薄时tox很小 厚时tox值大 ( ) t + @ t A
27、B t ox ( ) t + » t B t ox 2 44 A 48 选择性氧化 4.8 选择性氧化 ® 选择性氧化区域是利用SiO 2 来实现对硅 表面相邻器件间的电隔离。 p 局部氧化工艺 LOCOS（Llidti p 局部氧化工艺－LOCOS（L ocal oxid ati on of silicon ）工艺；0.25 μ m以上工艺常用 p 浅槽隔离技术－STI （Shallow Trench Ilti ）工艺 025 以下工艺常用 I so lati on）工艺。0.25μ m以下工艺常用 45 48 局部氧化工艺 LOCOS Proc
28、ess 4.8 局部氧化工艺 1. Nitride deposition 2. Nitride mask & etch Silicon Nitride 3. Local oxidation of silicon SiO 2 growth Pad oxide (i iti l id ) SiO 2 SiO (i niti a l ox id e ) 4. Nitride strip SiO 2 Nitride Sili Cross section of LOCOS field oxide (A t l th f id i idi ti l)
29、 Silicon 46 (Ac t ual grow th o f ox id e is omn idirecti ona l) 48 局部氧化工艺 Selective Oxidation and Bird’s Beak Effect 4.8 局部氧化工艺 氮氧化硅，Silicon oxynitride 氮化硅掩蔽氧化 Nitride oxidation mask 鸟嘴区，Bird’s beak region 选择性氧化 Nitride oxidation mask 选择性氧化 Selective oxidation 垫氧化层 Pad oxide
30、Silicon dioxide Pad oxide Silicon substrate p 普遍采用SiO 2 /Si 3 N 4 覆盖开窗口，进行局部氧化。 问题: 1. 存在鸟嘴，氧扩散到Si 3 N 4 膜下面生长SiO 2 ，有 47 题 存在鸟嘴 氧扩散到3 4 膜下面 2 有 效栅宽变窄，增加电容；2. 缺陷增加。 48 浅槽隔离工艺 STI Process-浅槽隔离工艺 4.8 浅槽隔离工艺 1. Nitride deposition 2. Trench mask & etch Silicon Nitride 3. Side
31、wall oxidation and trench fill Oxide over nitride Pad oxide (initial oxide) 4. Oxide planarization (CMP) 5. Nitride strip Oxide Trench filled with deposited oxide Sidewall liner Silicon 48 Cross section of shallow trench isolation (STI) 48 浅槽隔离工艺 4.8 浅槽隔离工艺 优点： u 消除了鸟嘴现象； u
32、表面积显著减少； u 表面积显著减少； u 超强的闩锁保护能力； 沟道 有侵 u 对沟道没有侵蚀； u 与CMP兼容。 49 49热氧化生长－氧化生长模式 4.9 热氧化生长 氧化生长模式 SiO 2 /Si界面的电荷积累 Oxygen Silicon 2 u 距Si/SiO 2界面2nm 以内的Si 的不完全氧 以内的Si 的不完全氧 化是带正电的固定氧 化物电荷区； Positive SiO 2 化物电荷区； 对于器件的正常工 作，界面处的电荷堆 Positive charge 积累 积是不受欢迎的； 通过在氢气或氢一 Silicon
33、 氮混合气中低温450 ℃ 退火，可以减少这种 不可接受的电荷 50 不可接受的电荷。 410 热氧化生长－氧化生长模式 4.10 热氧化生长 氧化生长模式 氯化物在氧化中的应用 p 在氧化工艺中用含氯气体可以中和界面处的电荷堆 p 在氧化工艺中用含氯气体可以中和界面处的电荷堆 积，氯离子能扩散进入正电荷层，并形成中性层； p 在热氧化工艺中加入氯化物离子的另一重要优点是 它们能使氧化速率提升10%一15%； 它们能使氧化速率提升10% 15%； p 氯的存在实际上能固定〔称为俘获) 来自炉体、工 艺原材料和处理的可动离子沾污。 51 第五章 淀积 第五章 淀积
34、 表面薄膜的形成 －表面薄膜的形成 52 51 引 言 ULSI 硅片上的多层金属化 5.1 引 言 片 的多层 属化 Bonding pad metal ILD-6 Passivation layer 多层金 化 ILD-4 ILD-5 多层金属化 －Multilayer Metallization 1 ILD 2 fill ILD 2 ILD-3 指用来连接硅片上高密度堆积器件 的那些金属层和绝缘介质层。 LI oxide 1 ILD -2 gap fill ILD - 2 ILD-1 金属层－Metal Layers 介质层
35、－Dielectric Layers Eit ill n- well p- well LI oxide LI oxide 介质层－Dielectric Layers 53 p+ Silicon substrate p- Epit axia l l ayer 51 引言－金属层 5.1 引言 金属层 材料：铝(Al) 、铜(Cu) 名称 M1 M2 Metal4 名称：M1、M2 金属层：增加一层， 成本增加： 15% 关键层：底层金属M1 Metal3 Metal2 关键层：底层金属M1 非关键层：上层金属 考虑 速度与功耗 Ml1 考
36、虑：速度与功耗， 寄生参数（电 容、电感、电 Metal1 在芯片中的金属层 54 容、电感、电 阻） 在芯片中的金属层 51 引言－介质层 间介质 5.1 引言 介质层 层间介质 －ILD interla yer dielectric Metal-2 Metal-1 y ü 材料：SiO 2 （介电常数 39 40之间）或者玻璃 1 ILD -2 gap fill ILD-2 ILD-3 3.9~4.0之间）或者玻璃 ü 作用： LI oxide ILD-1 电学－隔离晶体管器件和 互连金属层； p-Epitaxial la y
37、 er n- well p- well 物理－隔离晶体管器件和 可移动粒子等杂质源。 p+ Silicon substrate p p y 55 可移动粒子等杂质源。 52 淀积种类 5.2 淀积种类 p 化学气相淀积（CVD）： 通过气态物质的化学反应 在衬底表面上淀 通过气态物质的化学反应，在衬底表面上淀 积一层薄膜材料的过程。 p 物理淀积（PVD）： 在真空中，淀积材料由固体或熔化源的蒸发 或用等离子体中高能气体离子击打出来，并 或用等离子体中高能气体离子击打出来 并 在表面凝聚形成薄膜。 56 53化学气相淀积的特点 5.3 化学气相淀积的特点
38、 1. 产生化学变化（化学反应或热分解） 产生化学变化（化学反应或热分解） 2. 膜中所有的材料物质都源于外部的源 3. 化学气相淀积工艺中的反应物必须以 气相形式参加反应 57 53 化学气相淀积－化学过程 CVD反应室 5.3 化学气相淀积 化学过程 1) 反应物的质量传输 CVD反应室 CVD Reactor 1) 反应物的质量传输 Gas delivery 8) 副产物去除 By-product removal 副产物 Exhaust 2) 薄膜先驱物反应 7) 副产物的解吸附作用 Continuous film By -products
39、 3) 气体分子扩散 先驱物扩散到衬底 6) Surface reactions Exhaust Continuous film 4) 先驱物的吸附 5) 先驱物扩散到衬底 6) Surface reactions Substrate 58 CVD 传输和反应步骤 53 化学气相淀积－淀积速率 5.3 化学气相淀积 淀积速率 1 质量传输限制淀积速率 1 、质量传输限制淀积速率 淀积速率受反应物传输速度限制，即不能提供足够的反应 物到衬底表面 速率对温度不敏感（如高压C ） 物到衬底表面，速率对温度不敏感（如高压C VD）。 2 、反应速度限制淀积速
40、率 淀积速率受反应速度限制，这是由于反应温度或压力过低 (传输速率快)，提供驱动反应的能量不足，反应速率低于反 应物传输速度。 ü 可以通过加温、加压提高反应速度。 ü 为了获得均匀的淀积速率（厚度），需保证反 应区温度均匀分布。 59 54掺杂SiO 2 - 磷硅玻璃回流 v 磷硅玻璃回流（PSG reflow ） 5 . 4 掺杂SiO 2 磷硅玻璃回流 在金属层间，需淀积表面平滑的二氧化硅作为绝缘层。低 温淀积的磷硅玻璃受热后容易变得较软易流动，可提供一 平滑的表面，所以常作为邻近两金属层间的绝缘层，此工 艺称为磷硅玻璃回流。 60 55 硼磷硅玻
41、璃回流 （B PSG reflow ） 5.5 硼磷硅玻璃回流 （B PSG reflow ） 61 54 CVD淀积系统－APCVD 5.4 CVD淀积系统 APCVD 常压化学气相淀积设备－APCVD 特点： 常压化学气相淀积设备 APCVD 化学反应在常压下进行，淀积 SiO 2 和掺杂 SiO 2 膜：如磷硅玻璃（PSG ）。 2 设备比较简单，产量低； 片内及片间均匀性较差 台阶覆盖能力差 片内及片间均匀性较差，台阶覆盖能力差， 易产生雾状颗粒、粉末等。 提高稀释气体流量和降低淀积温度，可以 提高均匀性。 62 54 CVD淀积系统－
42、LPCVD 5.4 CVD淀积系统 LPCVD 低压化学气相淀积设备－LPCVD 特点： p 常用温度300 900 ℃ 淀积速率常由反应速 低压化学气相淀积设备 p 常用温度300 ~ 900 ℃，淀积速率常由反应速 率限制; p Si 片垂直放置，产量高； p 控制反应区温度均匀，淀积的膜均匀性好; 控制反应区温度均匀 淀积的膜均匀性好; p 淀积中Si 片表面发生大量碰撞，有助于增强 填隙能力; 填隙能力; p 一般热壁加热以保证很长范围的均匀温度 63 分布。 56 LPCVD淀积系统 氮化硅（Si 3 N 4 ）： 5.6 LPCVD淀
43、积系统 氮化硅（Si 3 N 4 ）： p 硅片最终的钝化层，能很好地抑制杂质和潮气的 扩散。 p 掩蔽层。在STI 工艺中，因其与Si 的晶格常数和热 膨胀系数差别比SiO 大 故需要薄的垫氧 膨胀系数差别比SiO 2 大，故需要薄的垫氧。 p 因其介电系数（7.5）较SiO 2 （3.9）大，故不用于 ILD 以免产生大的电容 降低芯片的速度 ILD ，以免产生大的电容，降低芯片的速度。 用LPCVD淀积，可以获得良好阶梯覆盖能力和高度 均匀性的氮化硅膜。 3SiCl 2 H 2 (气态)＋4NH 3 （气态）－> 64 Si 3 N 4
44、 （固态）＋6HCl（气态）＋6H 2 （气态） 57 LPCVD淀积系统 多晶硅：通常用LPCVD方法淀积 在MOS 5.7 LPCVD淀积系统 多晶硅：通常用LPCVD方法淀积。在MOS 器件中，掺杂的多晶硅作为栅电极。 u 通过掺杂可得到铁电的电阻 u 和 氧化硅优良的界面特性 u 和二氧化硅优良的界面特性 u 和后续高温工艺的兼容性 续 u 比金属电极更高的可靠性 u 在陡峭的结构上淀积的均匀性 u 实现栅的自对准工艺 65 u 实现栅的自对准工艺 57 LPCVD淀积系统 5.7 LPCVD淀积系统 多晶硅掺杂： p 扩散－高温过程电阻率
45、很低，掺杂浓度超过固 溶度极限。10 21 ，迁移率30~40cm 2 /Vs p 离子注入 剂量大时，10 20 ，电阻率高10倍；迁 移率30~40cm 2 /Vs 低温过程 p 淀积过程中加入杂质气体10 20 ～10 21 ，迁移率 30~40cm 2 /Vs 低温过程；多晶硅温度系数： 30 40cm /Vs 低温过程；多晶硅温度系数： 1×10 -3 /℃。 66 5 8 PECVD淀积系统 等离子增强CVD Pl Eh dCVD 5.8 PECVD淀积系统 等离子增强CVD－Pl asma- En h ance d CVD
46、 通过辉光放电等离子场中的高能电子撞击反应物 气体分子，使之激活并电离，产生化学性质很活泼的 自由基团，并使衬底产生更为活泼的表面结点，从而 自由基团 并使衬底产 更为活泼的表面结点 从而 启动并加快了低温下的化学反应，实现化学气相淀积 的技术。 的技术。 1、设备的组成 反应室和衬底加热系统、射频功率源、供气及抽 气系统。 67 5 8 PECVD淀积系统 PECVD的优点 5.8 PECVD淀积系统 PECVD的优点： 淀积温度低，如LPCVD淀积Si 3 N 4 温度800 900 ℃ PECVD仅需350 ℃ －900 ℃，PECVD仅需350
47、℃。 冷壁等离子体反应，产生颗粒少，需要少 的清洗空间等。 PECVD的缺点 填隙能力不足。 PECVD的缺点： HDPCVD具有更好的填隙能力，因而在 0.25 μ m及以后技术节点取代PECVD。 68 μ 及以后技术节点取代 5 9 HDPCVD淀积系统 高密度等离子CVD-HDPCVD 5.9 HDPCVD淀积系统 HDPCVD：等离子体在低压下以 高密度混合气体的形式直接接触 衬底表面反应成膜。 v 反应温度低: 300 ℃－400℃； v 反应温度低: 300 ℃ 400℃； v 薄膜填充高深宽比间隙能力强。 HDPCVD使用同步淀积和刻蚀，
48、 这是介质填充高深宽比间隙且无 空洞的基础。高密度等离子体和 衬底偏置产生的方向使HDPCVD 69 能够填高深宽比间隙。 5 9 HDPCVD淀积系统 HDPCVD 工艺的基本步骤 5.9 HDPCVD淀积系统 的基本步骤 1. 离子诱导淀积－Ion-induced deposition 指离子被拖出等离子体并淀积形成间隙填充的现象 2. 溅射刻蚀－Sputter etch 具备一定能量的Ar和因为硅片偏置被吸引到表面 的反应离子轰击表面并刻蚀（移走）原子 3. 再次淀积－Redeposition 原子从间隙的底部被剥离 通常会再次淀积到侧 原子从间隙的底
49、部被剥离，通常会再次淀积到侧 壁上，这对间隙侧壁和底部厚度的一致性来说很 重要 70 重要 5 9 HDPCVD淀积步骤 5.9 HDPCVD淀积步骤 淀积 刻蚀 再次淀积 71 5 9 HDPCVD淀积 实际填充高深宽比（大于3 1 ）槽的步骤 5.9 HDPCVD淀积 实际填充高深宽比（大于3 ：1 ）槽的步骤 Cap SiO 2 Aluminum 2 ) PECVD帽 1) HDPCVD 间隙填充 3 ) CMP 3-Part Process for Dielectric Ga p Fill ) ) 72 p 512 介质及其
50、性能－介电常数 5.12 介质及其性能 介电常数 介电常数 介电常数：指材料在电场作用下存储电势能的有 效性 代表介质作为电容的能力 遇到的问题: 芯片集成度提高，互连线宽和导线间距减小， 效性，代表介质作为电容的能力。 电阻和寄生电容增大，导致RC信号延迟增加。 解决的办法：采用铜作为互连金属减小电阻，采用低k 材 料作为层间介质减小电容，从而减小RC信号延迟。 层介 低k介质作为层间介质优点： 73 减少相邻导线间的电耦合损失，提高导线的传输速率。 512 芯片性能 Interconnect Dela y (RC) vs. 特征尺寸(m m)的变化
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