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计数器逻辑功能测试.doc

1、广州大学学生实验报告开课学院及实验室：年月日学院年级、专业、班姓名学号　实验课程名称数字电子技术实验　成绩　实验项目名称计数器逻辑功能测试指导教师一、实验目的二、实验原理三、使用仪器、材料四、实验步骤五、实验过程原始记录(数据、图表、计算等) 六、实

2、验结果及分析一、实验目的 1．学习用集成触发器构成计数器的方法。 2．掌握中规模集成计数器的使用及功能测试方法。二、实验原理 1．用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 1) 按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0 接逻辑电平显示插口。图4-1四位二进制异步加法计数器 2) 清零后(先令DR=0然后恢复为1)，逐个送入单次脉冲，观察并列表记录 Q3～Q0状态。 3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q

3、0的状态。 4) 将图4-1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)进行实验，观察并列表记录Q3～Q0的状态。 2.中规模十进制计数器CD40192 CD40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号， CD40192（同CC40192 74LS192）的功能见表，说明如下：当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其他功能。当CR为低电平，置数端也为低电平时，数据直接从置数端J1、J2、

4、J3、J4 置入计数器。　 CD40192 引脚图图 CD40192引脚排列图及逻辑符号引脚功能：图中：LD （11脚）— 置数端 CU(5脚) — 加计数端 CD(4脚) — 减计数端 C0 （12脚）－非同步进位输出端 B0 （13脚）非同步借位输出端。838电子 J1、J2、J3、J4 — 计数器输入端. Q1、Q2、Q3、Q4 —数据输出端 CR（14脚） — 清除端当CR为低电平， LD 为高电平时

5、执行计数功能。执行加计数时，减计数端CD 接高电平，计数脉冲由CU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CU接高电平，计数脉冲由减计数端CPD输入. 表 CD40192功能表　输入输出 CR LD CPU CPD J4 J3 J2 J1 Q4 Q3 Q2 Q1 1 × × × × × × × 0 0 0 0 0 0 × × d c b A d c b a 0 1 ↑ 1 × × × × 加法计数

6、0 1 1 ↑ × × × × 减法计数三、使用仪器、材料 +5V直流电源双综示波器单次和连续脉冲源逻辑电平开关逻辑电平显示器译码显示器 74LS74 74LS192 四、实验步骤五、实验过程原始记录(数据、图表、计算等) 1.把D触发器集成块74LS74连接成4位2进制异步加法计数器。接线后清零。清零后，输入单次脉冲，观察Q3到Q0的状态变化并记录。先清零，然后输入1Hz的连续脉冲，观察Q3到Q0的状态。将1Hz的连续脉冲改为1KHz，用示波器观察CP,Q3，Q2，Q1，Q0端波形

7、并描绘。 2.测试74LS192同步十进制可逆计数器的逻辑功能。计数脉冲由单次脉冲源提供，清零端CLR、置数端LOAD、数据输入端A、B、C、D分别接逻辑开关，输出端QDQCQBQA接实验箱中的一个七段显示器件的译码器输入端A、B、C、D，CO和BO接0—1指示器插口，按74LS192的功能表逐项测试并判断该集成电路的逻辑功能。 a、清零令CR=1，其它输入为任意状态，这时QDQCQBQA=0000，译码数字显示为0。清零后令CLR=0。 b、置数 CLR=0，DOWN和UP为任意态，数据输入端输入任意一组二进制数，令LOAD=0，观察计数译码显示输出，预置的功能是否正

8、确，即输出显示是否为输入的一组二进制数。若是，则置LOAD=1。 c、加计数令CLR=0，LOAD=DOWN=1，UP接单次脉冲源，清零后送入10个脉冲，观察输出状态变化是否发生在UP（CPU）的上升沿。 d、减计数令CLR=0，LOAD=UP=1，DOWN（CPD）接单次脉冲源，清零后送入10个脉冲，观察输出状态变化是否为减计数并是否发生在DOWN脉冲的上升沿。 3.用两片74LS192组成计数器级联电路，构成100进制加法器，两片74LS192的输出端分别接入两组译码器显示器。输入1Hz连续计数脉冲，观察电路是否进行由00-99的累加计数并记录。六、实验结果及分析说明：各学院（实验中心）可根据实验课程的具体需要和要求自行设计和确定实验报告的内容要求和栏目，但表头格式按照“实验项目名称”栏以上部分统一。