SiP工艺技术介绍.docx

当今社会，电子系统的发展趋势是小型化、高性能、多功能、高可靠性和低成本，在这些需求的强力驱动下，电子产品的演进速度超乎寻常。在物联网、移动支付、移动电视、移动互联网、3G通讯等新生应用的引导下，一大批新型电子产品孕育而生，多功能集成、外型的短小轻薄、高性能、低成本是这些新型电子产品的共性。想要实现这一目标，多种功能芯片和各类电子元件的高度集成技术是必不可少的环节，因此对半导体封装提出了前所未有的集成整合要求，从而极大推动了先进封装技术的发展。
为适应集成电路和系统向高密度、高频、高可靠性和低成本方向发展，国际上逐渐形成了IC封装的四大主流技术，即：阵列凸点芯片及其组装技术、芯片尺度封装技术（CSP，Chip Scale Package）、圆片级封装技术（WLP, Wafer Level Package）和多芯片模块技术。目前正朝着更高密度的系统级封装（SiP）发展，以适应高频和高速电路下的使用需求。
系统级封装是封装发展的方向，它将封装的内涵由简单的器件保护和功能的转接扩展到实现系统或子系统功能。SiP产品开发时间大幅缩短，且透过高度整合可减少印刷电路板尺寸及层数，降低整体材料成本，尤其是SiP设计具有良好的电磁干扰（EMI）抑制效果，更可减少工程时间耗费。但是SiP除了以上的优点外，也存在一些问题需要后续去突破，SiP产品的设计和制造工艺较以往发展单颗芯片更为复杂，必须要从IC设计的观点来考量基板与连线等系统模组设计的功能性和封装工艺的可实现性。
我公司目前着力于针对SiP封装技术建立完善的工艺、设计、可靠性分析能力，以拉近与国外同行业者之间的距离。目前已有以下工艺研发成果：
（一） 高、低弧度、密间距焊线工艺
通常SiP产品中需要在有限的空间中集成数颗尺寸大小各异的芯片和其他的外围元器件，一般都会采用芯片堆叠的封装工艺进行，同时此类产品中芯片的压焊点间距非常的小，因此这类产品的焊线技术与传统的封装产品有着更高的要求。
（1）当芯片堆叠层数增加时，不同线环形层之间的间隙相应减少，需要降低较低层的引线键合弧高，以避免不同的环形层之间的引线短路。为了避免金丝露出塑封体表面，需要严格控制顶层芯片的金线弧高，因此稳定的金线倒打工艺是确保良率的关键焊线技术。
我司目前已完成40um以下的低弧度焊线工艺技术的研发（超低弧度金线倒打技术、金线直径20um、金丝弧高可达40um）。

（2）为了满足压焊点间距小于60微米、压焊点开口尺寸小于50微米的芯片的焊线工艺，需要开发超密间距劈刀的小球径焊线工艺。
我司目前已完成45um以下间距的压焊点的高密度焊线工艺技术的研发。

（3）由于封装中将会采用多层芯片堆叠的工艺技术，需要开发开发芯片间串连焊线的工艺。
我公司目前已完成8层芯片间串联焊线工艺技术的研发。

(二) 大尺寸圆片的超薄厚度减薄工艺
在SiP封装产品中由于需要集成数颗芯片，一般往往采用芯片堆叠的工艺技术，因此对圆片的减薄要求很高，往往要求芯片减薄至50um～100um的厚度，甚至有些产品需要达到25um的厚度。而且近年来由于成本缘故而使晶圆尺寸向12英寸发展，单颗芯片的面积也超过100mm2，所以大大增加了减薄、切割和拾取芯片的难度，工艺技术控制不好通常会造成圆片、芯片碎裂的问题，或是在芯片内残留机械应力，造成芯片在后续的工序中碎裂。为了确保圆片的减薄要求，超精密磨削、研磨、抛光、腐蚀作为硅晶圆背面减薄工艺获得了广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片加工量。因此，大尺寸圆片的超薄厚度减薄工艺技术是实现高密度系统封装的重要基础，是不可或缺的工艺技术。
我公司目前已完成12英寸圆片减薄至25um厚度的工艺技术的研发。

（三）8层及8层以上的芯片堆叠工艺
伴随着科技的不断发展进步，USB存储卡（U盘）逐步向高容量和体积小巧便于携带的方向发展，要满足高容量的需要势必需要使用大容量的闪存芯片，要满足体积小巧的需要势必要求闪存芯片的尺寸要缩小。目前各闪存芯片厂商的制程能力已达到纳米级，其中Micron更是达到了34nm的制程，单个闪存芯片的容量最大为4GB，因受芯片尺寸及制程能力的限制，单个芯片的容量再次提升有很大难度，所以要达到高容量的USB模块时，需要将闪存芯片进行3D堆叠。以保证在USB产品外形不变的前提下，达到USB容量的扩充，满足市场的需求。
我公司目前已完成8层的芯片堆叠的工艺技术的研发（12英寸晶圆减薄至75um厚度）。

（四）微小元器件的高密度贴装工艺
在SiP封装产品中不仅需要集成多颗芯片，有时还需要集成可多达数十颗的被动元器件（包括电容、电感、电阻）。但是由于封装的尺寸的局限性，则需要解决Surface Mountain Technology工序中对于大量无源阻件的密集贴装技术。并且由于贴装区域的限制，也要求被动元器件的尺寸越小越好，贴装时使用的锡膏的厚度也需要严格的管控。
我公司目前已完成01005尺寸（长为0.4、宽0.2毫米）被动元器件密集贴装工艺技术的研发（被动元件数量50颗，回流后锡膏厚度35-75um）。

（五）小球径、小节距的植球工艺
20世纪90年代随着技术的进步，芯片集成度不断提高，I/O引脚数急剧增加，功耗也随之增大，对集成电路封装的要求也更加严格。为了满足发展的需要，BGA封装开始被应用于生产。BGA（Ball Grid Array Package）的突出优点是：1）电性能更好，BGA 用焊球代替引线，引出路径短，减小了引脚电阻、电容和电感，减小了延迟。2）封装密度更高，组装面积更小，由于球是整个平面排列，因此对于同样面积，引脚数更高。3）BGA的节距为1.5 mm、1.27 mm、1.0 mm、0.8mm、0.65mm 和0.5mm，与现有的表面安装工艺和设备完全相容，安装更可靠。4）由于焊料熔化时的表面张力具有 “自对准”效应，避免了传统封装引线变形的损失，大大提高了组装成品率。5）BGA 引脚牢固，转运方便。6）焊球引出形式同样适用于多芯片模块和系统级封装。
BGA封装其中一项最突出的优点就是对于同样面积，引脚数更高，这就对BGA封装产品生产中的植球工序有更高的要求。
我公司目前已完成最小球径300um、最小节距500um的植球工艺技术的研发。

（六）倒装芯片及underfill填充工艺
随着金丝引线键合成本的变化，对倒装芯片的需求出现了急速增长，飞升的金价使采用引线键合的盈亏点向更低引脚数的方向偏移。同时一些性能上的原因也促使我们考虑倒装芯片技术，采用倒装芯片可以更好地缩减芯片尺寸，并且在移动应用中使用的硅正在变得更加紧密（更高的I/O 密度）。另外，倒装芯片避免了额外的封装并提供了像高运行频率、低寄生效应和高I/O密度的优点。
倒装占有面积几乎与芯片大小一致，在所有表面安装技术中，倒装芯片可以达到最小、最薄的封装。倒装芯片技术替换常规打线接合，已逐渐成为未来的封装主流。与COB相比，该封装形式的芯片结构和I/O端（锡球）方向朝下，由于I/O引出端分布于整个芯片表面，故在封装密度和处理速度上倒装芯片已达到顶峰，特别是它可以采用类似SMT技术的手段来加工，因此是芯片封装技术及高密度安装的最终方向。倒装芯片封装技术与传统的引线键合工艺相比，具有许多明显的优点，包括：优越的电学及热学性能、高I/O引脚数、封装尺寸减小等。倒装芯片技术是当今最先进的微电子封装技术之一，它将电路组装密度提升到了一个新高度，随着电子产品体积的进一步缩小，倒装芯片的应用将会越来越广泛。
Underfill（底填料）是一种适用于倒装芯片电路的材料，它填充在IC芯片与有机基板之间的狭缝中，并且将连接焊点密封保护起来。Underfill封装的目的在于：降低硅芯片和有机基板之间的CTE不匹配；保护器件免受湿气、离子污染物、辐射和诸如机械拉伸、剪切、扭曲、振动等有害的操作环境的影响；增强Flip chip封装的可靠性。Underfill材料的要求是：优异的电、物理和机械性能；生产中易于应用；优异的抗吸潮和抗污染能力。当前的Underfill材料主要是硅填充的环氧树脂基体材料，其性能的改善由以下三个因素决定：（1）提高了对芯片的约束，减小了焊接的剪切应力，而且附加的粘接面也有降低芯片弯曲的趋势；（2）当弹性模量很接近于焊料的弹性模量时，环氧树脂就形成一种相对焊接的准连续区，因此就减小了在芯片和基板界面上与焊接面形成的锐角有关应力的提高；（3）焊料实际上是被密封而与环境隔绝。
我公司目前已完成Tape&Reel/ Wafer Ring方式、Bump高度70um倒装芯片工艺技术的研发。

系统级封装技术和产品有着非常广阔的应用和市场前景，现阶段系统级封装产品的需求已经来势汹汹，日渐迫切。系统级封装技术和产品的出现，给国内半导体产业、尤其是封装企业带来了一次前所未有的发展机会。标志我国封装产品将由低端转为高端，封装行业由制造密集型产业转向设计和产权密集型产业的过程即将到来。
系统级封装技术应用不仅将又一次促使半导体产业链的重新整合，而且将会使传统智能卡封装业和半导体封装业这两个本不相干产业的整合，同时也为国内一批半导体封装装备企业和封装材料企业提供广阔的发展机会。因此，半导体产业供应链间如何打破藩篱、携手合作，共同营造更完善的系统级封装产品发展环境，将是当务之急；我们相信长电科技一定可以在其中担当重要的角色，为中国半导体产业的发展作出自己的贡献。