计算机组成习题课(南邮)教学教材.ppt

Click to edit the title text format,Click to edit the outline text format,Second Outline Level,Third Outline Level,Fourth Outline Level,Fifth Outline Level,Sixth Outline Level,Seventh Outline Level,*,Click to edit the title text format,*,Click to edit the outline text format,Second Outline Level,Third Outline Level,Fourth Outline Level,Fifth Outline Level,Sixth Outline Level,Seventh Outline Level,计算机组成习题课(南邮),2.,用,8421,码表示的两个,A,和,B,分别为,0011 1000,和,0010 0011,，则,A+B,的结果为（）。,3.,若十进制数为,12.5,，则其八进制数为（）。,4.,下列校验码中，偶校验正确的有（）。,A.110111,B.001011,C.010011,D.100111,5.,浮点数格式如下：,1,位阶符，,3,位阶码，,1,数符，,5,位尾数。若阶码用移码，尾数用补码表示，则浮点数所能表示数的范围是（）。,6.IEEE 754,标准中的单精度浮点数格式表示一个数为,96E00000H,，则该数的值是,7.,按照,IEEE 754,标准规定的,32,位浮点数,4234C000H,对应的十进制数是（）。,8.,设机器字长为,32,位，一个容量为,16MB,的存储器，,CPU,按字节寻址，其可寻址的单元数是（）。,9.,某指令系统有,60,条指令，操作码采用固定长度二进制编码，最少需要用（）位。,10.,下列各种数制的数中，最小的数是（）。,A.(1110),2,B.(10101),BCD,C.(52),8,D.(233),16,11.,一个,8,位无符号二进制数的表示范围是（）。,12.,下列编码中，（）是合法的,8421,码。,A.1001 1001,B.1100 0001,C.0111 1010,D.1011 0101,13.,传送采用奇校验的,ASCII,码，当收到的数据位为,10101001,时，可以断定（）。,A.,未出错,B.,出现偶数位错,C.,未出错或出现偶数位错,D.,出现奇数位错,14.,如果浮点数的尾数用补码表示，则下列（）中的尾数是规格化数形式。,A.1.11000,B.0.01110,C.1.01010,D.0.00010,15.,加法器中每一位的进位生成信号为（）。,A.Ai Bi,B.AiBi,CAiBi+AiCi+BiCi,D.Ai+Bi+Ci,16.,设机器字长,32,位，存储容量,256MB,，若按机器字编址，它可寻址的单元数是（）。,17.,在,Cache,和主存构成的两级存储体系中，假设,Cache,的存取时间是,100ns,，主存的存取时间为,500ns,，如果希望有效（平均）存取时间不超过,Cache,存取时间的,120%,，则,Cache,的命中率至少应为（）。,A.90%B.95%,C.80%D.99%,18.,某存储器容量为,32K16,位，则（）。,A.,地址线为,16,根，数据线为,32,根,B.,地址线为,32,根，数据线为,16,根,C.,地址线为,15,根，数据线为,16,根,D.,地址线为,15,根，数据线为,32,根,19.,在三种集中式总线控制中，链式查询；计数器定时查询；独立请求的特点。,20.,堆栈寻址方式中，设,A,为累加器，,SP,为堆栈指示器，,Msp,为,SP,指示的栈顶单元。如果进栈操作的动作是：,(A)Msp,，,(SP)-1SP,，那么出栈操作的动作应为（）。,A.(Msp)A,(SP)+1SP,B.(SP)+1SP,，,(Msp)A,C.(SP)-1SP,，,(Msp)A,D.(Msp)A,，,(SP)-1SP,21.,假定用若干个,2k4,位的芯片组成一个,8k8,位的存储器，则地址,0B1FH,所在芯片的最小地址是（）。,22.16,片,2k4,位的存储器可以设计为（）存储容量的,16,位存储器。,23.,地址总线,A0,（高位）,A15,（低位），用,4k4,位的存储芯片组成,16KB,存储器，则产生片选信号的译码器的输入地址线应该是（）？,2,4,.,某存储系统中，主存容量是,cache,容量的,4096,倍，,cache,被分成了,64,个块，当主存地址和,cache,地址采用直接映射方式时，地址映射表的大小应为（）。（假设不考虑替换算法位）,2,5,.,某存储系统中，主存容量是,cache,容量的,4096,倍，,cache,被分成了,64,个块，当主存地址和,cache,地址采用直接映射方式时，地址映射表的大小应为（）。（假设不考虑替换算法位）,简答题,1.,设,X,补,=0.1011,、,Y,补,=1.1110,，求,X+Y,补,和 X-Y,补,的值。,简答题,2.,证明：在定点小数表示中，,X,补,+Y,补,=2+(X+Y)=X+Y,补,简答题,3.,某个,Cache,的容量大小为,64KB,，块大小为,128B,，且是四路组相联,Cache,，采用组内全相联，组间直接映像方式。主存使用,32,位地址，按字节编址。则,1),该,Cache,共有多少块？多少组？,2),该,Cache,的标记矩阵中需要多少标记项？每个标记项中标记位长度是多少？,简答题,4.,某机的机器字长为,16,位，主存按字编址，指令格式如下：,其中，,D,为位移量；,X,为寻址特征位。,X=00,：直接寻址；,X=01,：用变址寄存器,X1,进行变址；,X=10,：用变址寄存器,X2,进行变址；,X=11,：相对寻址。设,(PC)=1234H,，,(X1)=0037H,，,(X2)=1122H,，请确定下列指令的有效地址：,4420H,2244H,1322H,3521H,简答题,5.,某总线的时钟频率为,66MHz,，在一个,64,位总线中，总线数据传输的周期是,7,个时钟周期传输,6,个字的数据块。,1),总线的数据传输率是多少？,2),如果不改变数据块的大小，而是将时钟频率减半，这时总线的数据传输率是多少？,简答题,6.,一个两级存储器系统有,8,个磁盘上的虚拟页面需要映像到主存中的,4,个页中。某程序生成以下访存页面序列：,1,0,2,2,1,7,6,7,0,1,2,0,3,0,4,5,1,5,2,4,5,6,7,6,7,2,4,2,7,3,。,采用,LRU,替换策略，设初始时主存为空。,1),画出每个页号访问请求之后存放在主存中的位置。,2),计算主存的命中率。,简答题,7.,在一个,36,位长的指令系统中，设计一个扩展操作码，使之能表示下列指令：,1)7,条具有两个,15,位地址和一个,3,位地址的指令,2)500,条具有一个,15,位地址和一个,3,位地址的指令,3)50条无地址指令,简答题,8.,某计算机的主存地址位数为,32,位，按字节编址。假设数据,Cache,中最多存放,128,个主存块，采用四路组相联方式，即组内全相联，组间直接映像方式。块大小为,64B,，每块设置了,1,位有效位。采用一次性回写策略，为此每块设置了,1,位脏位。要求：,1),分别指出主存地址中组号、组内块号和块内地址三部分的位置和位数；,2),计算该数据,Cache,的总位数。,论述题,1.,如下图所示静态,RAM,的一位存储单元通常是由时序电路,S-R,锁存器为核心加上一些组成电路构成的。试根据,S-R,锁存器的内部电路图给出输入,输出真值表，其中,S,、,R,、,C,、和 应该作为输入信号，而 和 是输出信号，,t,表示不同时刻；分析作为,SRAM,存储单元中的地址选择信号,select,和,S-R,锁存器间中的控制信号,C,分别所起到的作用，以及两者之间的关系。,论述题,1.,论述题,2.,一位全加器执行一位二进制的加法运算：,A,i,+B,i,+C,i-1,=S,i,(C,i,),。其中,A,i,和,B,i,表示参与加法运算的两个一位二进制数，,C,i-1,表示低位的进位结果，,S,i,表示本位的和，,C,i,表示向高位的进位。试写出一位全加器的真值表；简化一位全加器的逻辑方程（需要有推导过程）；画出与简化的逻辑方程对应的门电路图。,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,