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第五章 同步时序逻辑电路,第 五 章,同 步 时 序 逻 辑 电 路,本章知识要点:,时序逻辑电路的基本概念;,同步时序逻辑电路的分析和设计方法;,典型同步时序逻辑电路的分析和设计。,5 1概述,5.1.1 时序逻辑电路的定义、结构和特点,若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为,时序逻辑电路。,一、定义,二、结构,时序逻辑电路由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。,图中，CP为时钟脉冲信号，它是否存在取决于时序逻辑电路的类型。,时序逻辑电路的状态y,1,，y,s,是存储电路对过去输入信号记忆的结果，它随着外部信号的作用而变化。,次态与现态的概念:,在对电路功能进行研究时，通常将某一时刻的状态称,为,“现态”,，,记作y,n,，简记为 y,；,将在某一现态下，外部信号发生变化后到达的新的状,态称为,“次态”，记作 y,n+1,。,三、特点,电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能；,电路中包含反馈回路，通过反馈使电路功能与“时序”,相关；,电路的输出由电路当时的输入和状态(对过去输入的,记忆)共同决定。,5.1.2时序逻辑电路的分类,一、按电路的工作方式分类,按照电路的工作方式，时序逻辑电路可分为,同步时序逻辑电路,和,异步时序逻辑电路,两种类型。,1.同步时序电路,（1）特点：,电路中有统一的定时信号，存储器件采用时钟控制触发器，电路状态在时钟脉冲控制下同时发生转换，即电路状态的改变依赖于输入信号和时钟脉冲信号。,（2）现态与次态,同步时序电路中的现态与次态是针对某个时钟脉冲而言的。,现态-,-,指时钟脉冲作用之前电路所处的状态。,次态-,指时钟脉冲作用之后电路到达的状态。,注意：,前一个脉冲的次态即后一个脉冲的现态！,（3）对时钟的要求,脉冲的宽度：,必须保证触发器可靠翻转；,脉冲的频率：,必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来。,2.异步时序逻辑电路,异步时序逻辑电路的存储电路可由触发器或延时元件组成，电路中没有统一的时钟信号同步，电路输入信号的变化将直接,导致电路状态的变化。,二、按电路输出对输入的依从关系分类,根据电路的输出是否与输入直接相关，时序逻辑电路可以分为,Mealy型,和,Moore型,两种不同的 模型。,1Mealy型电路：,若时序逻辑电路的输出是电路输入和电路状态的函数，则称为Mealy型时序逻辑电路。,2Moore型电路：,若时序逻辑电路的输出仅仅是电路状态的函数，则称为Moore型时序逻辑电路。,三、按输入信号形式分类,时序逻辑电路的输入信号可以是脉冲信号也可以是电平信号。根据输入信号形式的不同，时 序逻辑电路通常又被分为,脉冲型,和,电平型,两种类型。,5.1.3 同步时序逻辑电路的描述方法,一、逻辑函数表达式,同步时序电路的结构和功能，可用三组逻辑函数表达式描述。,1输出函数表达式：,是一组反映电路输出Z与输入x和状态y之间关系的表达式。,Z,i,=f,i,(x,1,，x,n,y,1,，y,s,)i=1,2,m（Mealy型电路),Z,i,=f,i,(y,1,，y,s,)i=1,2,m（Moore型电路）,2激励函数表达式：,激励函数又称为控制函数，它反映了存储电路的输入Y与外部输入x和电路状 态y之间的关系。其函数表达式为,Y,j,=g,j,(x,1,，x,n,y,1,，y,s,)j=1,2,r,3次态函数表达式：,次态函数用来反映同步时序电路的次态y,(n+1),与激励函数Y和电路现态y之间的关系，它与触发器类型相关。其函数表达式为,y,l,n+1,=k,l,(Y,j,，y,l,)j=1,2,r；,l,=1,2,，s,二、状态表,状态表,：,反映同步时序电路输出Z、次态y,n+1,与电路输入x、现态y之间关系的表格，又称为状态转移表。,Mealy型同步时序电路状态表的格式如作下表所示。,表中，列数=输入的所有取值组合数；行数=触发器的状态组合数。,状态表是同步时序电路分析和设计中常用的工具，它非,常清晰地给出了同步时序电路在不同输入和现态下的次态和,输出。,Moore型电路状态表的格式如左下表所示。,三、状态图,状态图：,是一种反映同步时序电路状态转换规律及相应输入、输出取值关系的有向图。,Mealy型电路状态图的形式如图(a)所示。图中，在有向箭头的旁边标出发生该转换的输入条件以及在该输入和现态下的相应输出。,x/z,x,Moore型电路状态图的形式如图(b)所示，电路输出标在圆圈内的状态右下方，表示输出只与状态相关。,四、时间图,时间图是用波形图的形式来表示输入信号、输出信号和电路状态等的取值在各时刻的对应关系，通常又称为工作波形图。在时间图上，可以把电路状态转换的时刻形象地表示出来。,5.2同步时序逻辑电路分析,5.2.1 分析的方法和步骤,常用方法有,表格法,和,代数法,。,一、表格分析法的一般步骤,1写出输出函数和激励函数表达式。,2借助触发器功能表列出电路次态真值表。,3作出状态表和状态图（必要时画出时间图）。,4归纳出电路的逻辑功能。,二、代数分析法的一般步骤,由分析步骤可知，两种方法仅第二步有所不同，分析中可视具体问题灵活选用。,1,写出输出函数表达式和激励函数表达式。,2,把激励函数表达式代入触发器的次态方程，导出电路的次态方程组。,3,作出状态表和状态图（必要画出时间图）。,4,归纳出电路的逻辑功能。,5.2.2 分析举例,例,用表格法分析下图所示同步时序逻辑电路。,解,该电路的输出即状态变量，因此，该电路属于Moore型电路的特例。,1.写出输出函数和激励函数表达式,J,1,=K,1,=1；J,2,=K,2,=xy,1,2列出电路次态真值表,J K,Q,(n+1),0 0,0 1,1 0,1 1,Q,0,1,Q,3作出状态表和状态图,现态y,2,y,1,次态y,2,(n+1),y,1,(n+1）,X=0,X=1,0 0,0 1,1 0,1 1,0 1,1 0,1 1,0 0,1 1,0 0,0 1,1 0,状态表,4描述电路的逻辑功能。,由状态图可知，该电路是一个,2 位二进制数可逆计数器。,当输入x=0 时，可逆计数器进行加1计数，其计数序列为,0001 10 11,当输入x=1时，可逆计数器进行减1计数，其计数序列为,0001 10 11,例,试用代数法分析下图所示同步时序逻辑电路的逻辑,功能。,解,该电路由一个J-K,触发器和四个逻辑门构成，,电路有两个输入端x,1,和x,2,，,一个输出端Z。输出Z与输,入和状态均有直接联系，,属于Mealy型电路。,1写出输出函数和激励函数表达式,2把激励函数表达式代入触发器的次态方程，得到电路的次态方程组,该电路的存储电路只有一个触发器，因此，电路只有一个次态方程。,根据J-K触发器的次态方程和电路的激励函数表达式，可导出电路的次态方程如下：,3根据次态方程和输出函数表达式作出状态表和状态图,根据次态方程和输出函数表达式，可以作出该电路的状态表和状态图如下。,0,1,4 画出时间图，并说明电路的逻辑功能,时钟节拍：12345678,输入x,1,：00110110,输入x,2,：01011100,状态y：“0”0001111,输出Z：01100101,0,1,设电路初态为“0”，输入x,1,为,00110110，,输入x,2,为,01011100,，根据状态图可作出电路的输出和状态响应序列如下,:,根据状态响应序列可作出时间图如下：,分析时间图可知，该电路实现了,串行加法器的功能。,其中x,1,为被加数，x,2,为加数，它们按照先低位后高位的顺序串行地输入。每位相加产生的进位由触发器保存下来参加下一位相加，输出Z从低位到高位串行地输出“和”数。,时钟节拍：12345678,输入x,1,：00110110,输入x,2,：01011100,状态 y0”0001111,输出Z：01100101,5.3 同步时序逻辑电路的设计,同步时序逻辑电路的设计是指根据特定的逻辑要求，设计出能实现其逻辑功能的时序逻辑电路,。显然，设计是分析的逆过程，即：,同步时序逻辑电路设计追求的目标是，使用尽可能少的触发器和逻辑门实现预定的逻辑要求！,逻辑电路,逻辑功能,分析,设计,2状态化简，求得最小化状态表；,设计的一般步骤如下：,1形成原始状态图和原始状态表；,3状态编码，得到二进制状态表；,4选定触发器的类型，并求出激励函数和输出函数最简,表达式；,5画出逻辑电路图。,5.3.1 建立原始状态图和原始状态表,原始状态图和原始状态表是对设计要求的最原始的抽象。,建立正确的原始状态图和状态表是同步时序电路设计,中最关键的一步。,一、确定电路模型,设计成Mealy型？Moore型？,形成原始状态图时一般应考虑如下几个方面问题：,二、设立初始状态,时序逻辑电路在输入信号开始作用之前的状态称为,初始状态,。,三、根据需要记忆的信息增加新的状态,同步时序电路中状态数目的多少取决于需要记忆和区分的信息量。,四、确定各时刻电路的输出,在建立原始状态图时，必须确定各时刻的输出值。在Moore型电路中，应指明每种状态下对应的输出；在Mealy型电路中应指明从每一个状态出发，在不同输入作用下的输出,值。,例,某序列检测器有一个输入端x和一个输出端Z。输,入端 x 输入一串随机的二进制代码，当输入序列中出现“011”,时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下。,输入x:101011100110,输出Z:000001000010,试作出该序列检测器的原始状态图和原始状态表。,解,1.假定用Mealy型同步时序逻辑电路实现该序列检测器的逻辑功能.,设:,状态A,-,电路的初始状态；,状态B,-,表示收到了序列“011”中的第一个信号“0”；,状态C,-,表示收到了序列“011”中的前面两位“01”；,状态D,-,表示收到了序列“011”。,可画出状态图如下：,相应状态表如下：,2假定用Moore型同步时序逻辑电路实现该序列检测器的逻辑功能.,由于电路输出完全取决于状态，而与输入无直接联系。在作状态图时，应将输出标记在代表各状态的圆圈内。,设电路初始状态为A，并用状态B、C、D分别表示收到了输入x送来的0、01、011。显然，根据题意，仅当处于状态D时电路输出为1，其他状态下输出均为0。,构造Moore型原始状态图如下：,相应的原始状态表如下表所示。,1,例,设计一个用于引爆控制的同步时序电路，该电路有一,个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆，,则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在,输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被,炸毁。试建立该电路的Mealy型状态图和状态表。,（该问题的实际意义？-施工的安全性！）,解分析:,该电路实际上是一个用于特殊场所的,“1111”序,列检测器。,它与一般序列检测器有两点不同：,1.,输入带有约束条件，即一旦输入出现1，则一定是不被,0间断的连续4个1；,2.,收到4个1后，输出产生的引爆信号使电路自毁，故此,时不再存在次态问题。,设：状态A-,电路初始状态；,状态B-,表示收到了第一个1输入；,状态C-,表示收到了连续2个1输 入；,状态D-,表示收到了连续3个1输入。,根据题意，可得到该电路的Mealy型原始状态图和原始状态表如下。图、表中用“d”表示不确定次态或不确定输出。,注意:,在时序电路设计中，状态化简时利用不完全确定状态表中不确定次态和不确定输出的随意性，通常可使设计方案变得更简单。这一点类似包含无关最小项的组合电路设计，只不过在处理上要复杂一些。,5.3.2状态化简,什么叫状态化简？,所谓状态化简，是指采用某种化简技术从原始状态表中消去多余状态，得到一个既能正确地描述给定的逻辑功能，又能使所包含的状态数目达到最少的状态表，通常称这种状态表为最小化状态表。,目的：,简化电路结构。状态数目的多少直接决定电路中所,需触发器数目的多少。,设状态数目为n,所需触发器数目为m,则应满足如下关系：,2,m,n 2,m-1,方法,：,常用方法有观擦法、输出分类法、隐含表法等。下面讨论最常用的一种方法,隐含表法。,一、完全确定状态表的化简,1几个概念,(1)等效状态,定义,设状态S,i,和S,j,是完全确定状态表中的两个状态，若对于所,有可能的输入序列，分别从状态S,i,和状态S,j,出发，所得到的输,出响应序列完全相同，则状态S,i,和S,j,是等效的，记作(S,i,，S,j,)，,又称状态S,i,和S,j,为等效对。,请注意掌握三点：定义、判断方法和性质。,判断方法,若状态S,i,和S,j,是完全确定的原始状态表中的两个现态，则S,i,和S,j,等效的条件可归纳为在一位输入的各种取值组合下满足如下两条：,第一，输出相同；,第二，次态属于下列情况之一：,a.次态相同；,b.次态交错或为各自的现态；,c.次态循环或为等效对。,性质,等效状态具有传递性。即假若S,1,和S,2,等效，S,2,和S,3,等效,那,么，一定有S,1,和S,3,等效。记作,(S,1,，S,2,)，(S,2,，S,3,)(S,1,，S,3,),(2)等效类,等效类：,由若干彼此等效的状态构成的集合。在同一个等,效类中的任意两个状态都是等效的。,例如，由(S,1,，S,2,)和(S,2,，S,3,)可以推出(S,1,，S,3,)，进而可知,S,1,、S,2,、S,3,属于同一等效类，记作 S,1,，S,2,，S,3,，即,(S,1,，S,2,)，(S,2,，S,3,)S,1,，S,2,，S,3,(3)最大等效类,所谓最大等效类，是指不被任何别的等效类所包含的等效类。,换而言之,，,如果一个等效类不是任何其他等效类的子集，则该等效类称为最大等效类。,完全给定原始状态表的化简过程，就是寻找出表中的所有最大等效类，然后将每个最大等效类中的状态合并为一个新的状态，从而得到最小化状态表。,简化后的状态数等于最大等效类的个数！,2状态化简,(1)隐含表化简法的一般步骤,作隐含表,隐含表是一个直角三角形阶梯网格，表中每个方格代表一个状态对。,作隐含表,找等效对,求最大等效类,状态合并,作最简状态表,1,2,3,4,5,顺序比较：,按照隐含表中从上至下、从左至右的顺序，对照原始状态表依次对所有“状态对”进行逐一检查和比较，并将检查结果标注在隐含表中的相应方格内。,比较结果标注如下：,等效-,在相应方格内填上“”；,不等效-,在相应方格内填上“”；,与其他状态对相关-,在相应方格内填上相关的状态对。,关联比较：,指对那些在顺序比较时尚未确定是否等效的状态对作进一步检查。直到判别出状态对等效或不等效为止。,寻找等效对,求出最大等效类,在找出原始状态表中的所有等效对之后，可利用等效状态的传递性，求出各最大等效类。,状态合并，作出最小化状态表,将每个最大等效类中的全部状态合并为一个状态，即可,得到和原始状态表等价的最小化状态表。,(2)化简举例,例,化简下表所示原始状态表。,解 作隐含表,给定原始状态表具有7个状态，根据画隐含表的规则，可画出隐含表框架如下。,寻找等效对,根据等效状态的判断标准，依次检查每个状态对，可得到顺序比较结果如图(a)所示。,关联比较的结果如图(b)所示。,图(a),图(b),由判断结果可知，原始状态表中的7个状态共有四个等效对：,(A，B)，(A，E)，(B，E)，(C，F)。,状态合并，作出最小化状态表,令,A,B,E-a、C,F-b、D-c、G-d，,并代入原始状态表中，即可得到化简后的状态表如下边右表所示。,求出最大等效类,由所得到的等效对和最大等效类的定义可知，原始状态表中的7个状态共构成,A,B,E,C,F,D,G,四个最大等效类。,不完全确定状态表的化简引入了相容状态的概念，详见教材相关内容！,二、不完全确定状态表的化简,5.3.3 状态编码,状态编码：,是指给最小化状态表中用字母或数字表示的状态，指定一个二进制代码，形成二进制状态表。状态编码也称,状态分配,，或者,状态赋值,。,状态编码的任务是：,确定状态编码的长度(即二进制代码的位数，或者说所需触发器个数)；,寻找一种最佳的或接近最佳的状态分配方案。以便使所设计的时序电路最简单。,一、确定二进制代码的位数,设最小化状态表的状态数为N，状态编码的长度为m,则状态数N与状态编码长度m的关系为,2,m-1,N 2,m,例如，若某状态表的状态数N=7，则状态分配时,二进制,代码的位数应为 m=3。或者说状态变量个数为3。,二、确定状态分配方案,状态与代码之间的对应关系可以有许多种。一般说来，,用m,位二进制代码的2,m,种组合来对N个状态进行分配时，可能出现的,状态分配方案数K,s,为,例如，当 N=4,m=2时，K,S,=24。,一种常用方法称为,相邻分配法,。,相邻分配法的基本思想是：,在选择状态编码时，尽可能使激励函数和输出函数在卡诺图上的“1”方格处在相邻位置，从而有利于激励函数和输出函数的化简。,相邻分配法的状态编码原则如下：,次态相同，现态相邻。,(即在相同输入条件下，具有相同次态的现态应尽可能分配相邻的二进制代码；),同一现态，次态相邻。,(即在相邻输入条件下，同一现态的次态应尽可能分配相邻的二进制代码；),输出相同，现态相邻。,(即在每一种输入取值下均具有相同输出的现态应尽可能分配相邻的二进制代码。),某些状态表常常出现不能同时满足3条原则的情况。此时，,可按从至的优先顺序考虑。,此外，从电路实际工作状态考虑，,一般将初始状态分配,“0”状态。,三、举例,例,对如下状态表进行状态编码（设A为初始状态）。,现态,次态/输出,x=0,x=1,A,C/1,B/0,B,A/0,A/1,C,A/1,D/1,D,D/1,C/0,解,所示状态表中，状态数N=4，故状态编码的长度应为 m=2。即实现该状态表的功能需要两个触发器。,根据相邻法的编码原则，4个状态的,相邻关系如下根据原则，状态B和C应分配相邻的,二进制代码；,根据原则，状态B和C、A和D、C和,D应分配相邻的二进制代码；,根据原则，状态A和D应分配相邻的,二进制代码。,综合可知，,状态分配时要求满,足B和C、A和D、C和D相邻。,在进行状态分配时，为了使状态之间,的相邻关系一目了然，通常将卡诺图作为,状态分配的工具。,假定状态变量用y,2,y,1,表示，并将A分配“0”，一种满足上述相邻关系的分配方案,如右图所示。,即状态A、B、C、D的状态,编码依次为y,2,y,1,的取值00、01、11、10。,现态,次态/输出,x=0,x=1,A,C/1,B/0,B,A/0,A/1,C,A/1,D/1,D,D/1,C/0,将状态表中的状态A、B、C、D分别用编码00、01、11、10代替，即可得到该状态表的二进制状态表如右下表所示。,注意：,满足分配原则的方案通常可以有多种，设计者可从中任选一种。,现态,y,2,y,1,次态y,2,(n+1),y,1,(n+1),/输出,x=0,x=1,00,11/0,01/0,01,00/0,00/1,11,00/1,10/1,10,10/0,11/0,现态,次态/输出,x=0,x=1,A,C/1,B/0,B,A/0,A/1,C,A/1,D/1,D,D/1,C/0,5.3.4 确定激励函数和输出函数并画出逻辑电路图,任务：,根据二进制状态表和所选触发器的激励表求出触发器的激励函数表达式和电路的输出函数表达式，并予以化简。以便用适当的逻辑门和所选定的触发器构成实现给定逻辑功能的逻辑电路。,根据二进制状态表和触发器激励表，求激励函数和输出函数的最简表达式一般分为,两步：,列出激励函数和输出函数真值表；,用,卡诺图化简后写出最简表达式。,例,用J-K触发器和适当的逻辑门实现如下二进制状态表的,功能。,现态,y,2,y,1,次态y,2,(n+1),y,1,(n+1),/输出,x=0,x=1,00,11/0,01/0,01,00/0,00/1,10,01/0,11/0,11,00/1,10/1,解,根据给定的二进制状态表和J-K触发器的激励表可列出激励函数和输出函数的真值表如右下表所示。,现态,y,2,y,1,次态y,2,(n+1),y,1,(n+1),/输出,x=0,x=1,00,11/0,01/0,01,00/0,00/1,10,01/0,11/0,11,00/1,10/1,QQ,(n+1),J K,0 0,01,10,11,0 d,1 d,d 1,d 0,由真值表可作出激励函数和输出函数的卡诺图如下图所示。,J,1,=1,K,1,=1,Z,经化简后得到激励函数和输出函数的最简表达式如下：,相应逻辑电路图如下图所示。,5.4 同步时序逻辑电路设计举例,见教材中相关内容！,