第5章-处理器时序及系统总路线.doc

第5章 处理器总线时序和系统总线
5.1 处理器总线
5.1.1 8086微处理器的引脚功能
8086微处理器是一个双列直插式、40个引脚的器件,引脚功能与系统的组态有关。
1．8086CPU的两种组态
当8086CPU与存储器和外设构成一个计算机的硬件系统时,根据所连的存储器和外
设的规模,8086可以有两种不同的组态。
用8086构成一个较小的系统时,即所连的存储器容量不大,芯片不多,所要连接的I/O端口也不多,则系统的地址总线可以由CPU的AD0 ~AD15、A16~A19通过地址锁存器
8282芯片构成;数据总线既可以直接由AD0 ~AD15供给,也可以通过发送/接收接口芯片
8286供给以增大总线的驱动能力;系统的控制总线就直接由CPU的控制线供给。这种组
态就称为8086CPU的最小组态,如图5-1所示。

用8086CPU构成的系统较大,要求有较强的驱动能力,这样8086就要通过一组总线控制器8288来形成各种总线周期,系统的控制信号也由8288器件供给。这时,8086CPU就处在最大组态,如图5-2所示。

在这两种组态下,8086引脚中的脚24至脚31具有不同的名称和意义,所以需要有一个引脚取来规定8086处在哪一种组态。若把引脚接至电源(+5V)，则8086CPU处在最小组态；若把引脚接地,则8086CPU处在最大组态。
(1)最小组态
8086微处理器处在最小组态时,引脚24到引脚31的意义如下：
(输出,三态)
这条引线用以区分是存储器访问还是I/O访问。
(输出,三态)
此线低电平有效,是CPU在写操作时输出的一个选通信号,表示是处在存储器写或者I/O写(取决于IO/信号)周期。
INTA (输出)
CPU输出的中断响应信号,低电平有效。
ALE（输出）
地址锁存允许信号,高电平有效。把在地址---数据线(AD0~AD15)和地址---状态线A16~A19上出现的地址信号,锁存到接口芯片8282/8283地址锁存器中。
(输出,三态)
数据发送/接收信号。

（输出,三态)
数据允许信号,低电平有效。在每一次存储器访问、I/O访问或中断响应周期有效。HOLD(输入),HLDA(输出)
HOLD是系统中其他的总线主设备要求占用总线时向CPU发出的总线请求信号,高电平有效。当CPU接收到有效的HOLD信号后,输出一个高电了平有效的总线请求响应信号HLDA。
(输出)
系统状态输出信号,它与和一起,反映当前总线周期的状态。

(2) 最大组态
当8086微处理器处在最大状态时,脚24至脚31的含义为：
、、(输出,三态)
这些状态线的功能如表5-2所示。

这些信号由8288总线控制器来产生有关存储器访问或I/O访问的总线周期和所需要
的控制信号。在时钟周期T4状态期间、、的任何变化,指示一个总线周期的开始;而它们在T3或Tw期间返回到无源状态(111),则表示一个总线周期的结束。(输入/输出)
这些请求/允许脚,是由外部的总线主设备请求总线并促使CPU在当前总线周期结束后让出总线用的。每一个脚是双向的,前者比后者有更高优先权。这些线的内部有一个上拉电阻,所以允许这些引脚不连接。
(输出,三态)
低电平有效,当其有效时,别的总线主设备不能获得对系统总线的控制。
QS1、QS0(输出)
QS1和QS0提供一种状态允许外部追踪8086CPU内部的指令队列,如表53所示。

2. 8086CPU的引线
8086微处理器的引线如图5-3所示。
引脚24至引脚31在不同的系统组态时具有不同的名称和意义,在最小组态时的名称,如图的括号中所示。在两种不同组态时,这些引脚的意义我们已在上面介绍过了,这里只介绍其他引脚的意义。

AD15~AD0(输入/输出,三态)
这些地址/数据引线是多路开关的输出。由于8086CPU只有40条引线,而它的地址线是20位,数据线是16位,因此40条引线的数量不能满足要求,于是在CPU内部用一些多路开关,使数据线与低16位地址线公用,从时间上加以区分。
通常当CPU访问存储器或外设时,先要给出所访问单元(或端口)的地址(在T1状态),然后才是读写所需的数据(T2、T3、Tw
状态),它们在时间上是可区分的。只要在外部电路中有I一个地址锁存器,把在这16条线上先输出的16位地址锁存下来就可以了。

A19/S6、A18/S5、A17/S4、A16/S3(输出,三态)
在存储器操作的总}线周期的T1状态时,这些线上是最高四位地址(也需要外部锁存)。在I/O操作时,这些地址不用,故在T1状态时全为低电平。在存储器和I/O操作时,这些线又可以用来作为状态信息(在T2、T3、Tw状态时)。但S6始终为低；S5是标志寄存器中中断允许标志的状态位,它在每一个时钟周期开始时被修改；S4和S3用以指示是哪一个段，其编码如表 5-4所示。

(输出,三态)
读选通信号,低电平有效。当其有效时,表示正在进行存储器读或I/0读。

READY(输入)
准备就绪信号,这是从所寻址的存储器或I/0设备来的响应信号,高电平有效。当其有效时,将完成数据传送。CPU在T3周期的开始采样READY线,若其为低,则在T3周期结束以后,插入Tw周期,直至READY变为有效,则在此Tw周期结束以后,进入T4周期,完成数据传送。

INTR(输入)
可屏蔽中断请求信号,这是一个电平触发输入信号,高电平有效。CPU在每一个指令周期的最后一个T状态采样这条线,以决定是否进入中断响应周期。这条线上的请求信号,可以用软件复位内部的中断允许位来加以屏蔽。
(输入)
这个检测输入信号是由"Wait"指令来检查的。若此输入脚有效(低电平有效),则执行
继续,否则处理器就等待进入空转状态。

NMI(输入)
非屏蔽中断输入信号,这是一个边沿触发信号。这条线上的中断请求信号不能用软件来加以屏蔽,所以这条线上由低到高的变化,就在当前指令结束以后引起中断。

RESET(输入)
复位输入信号,有效的复位信号引起处理器立即结束当前操作。这个信号必须保持有效(高电平)至少4个时钟周期,以完成内部的复位过程。

CLK(输入)
时钟输入信号,它提供了处理器和总线控制器的定时操作。8086的标准时钟频率为8MHz。
VCC是5V土10%的电源脚。
GND接地线。
5.1.2 Pentium微处理器的引脚
第五代微处理器共有296个引脚,如图5-4所示。

5.2 lA-32微处理器的工作状态
IA-32微处理器发展到目前,工作时钟已经超过1GH，CPU芯片工作功耗达40瓦左右。芯片功耗的不断增加,使芯片温度的进一步升高,而温度的升高将直接影响芯片的正常工作,甚至使芯片永久损坏。实际上,芯片生产厂商在生产芯片上已经采取了一些措施,如降低芯片的工作电压(从5V→3.3V→2.4V→1.3V→更低)、外部安装风扇降温等,还有一个重要的措施可以降低微处理器芯片不必要的功耗,这就是本节要介绍的时钟控制。
对微处理器的工作时钟进行必要的控制,可以降低微处理器一些不必要的功耗。从而使微处理器的功耗达到最低。根据不同的时钟控制,微处理器有下列时钟控制工作状态：
(1) 常规状态
是指处理器运行在实模式、虚拟8086模式、保护模式或系统管理模式下的总称。在此状态下,外部总线时钟和处理器内部时钟,处理器的所有特性与功能都是有效的。
(2) 暂停状态
指处理器自身成功地执行一条HLT指令后所进入的一种低功耗状态,在此状态期间,处理器内部时钟停止。
(3) 停止允许状态
当处理器识别到来自外部逻辑的一次有效的 STPCLK#信号后进入的一种低功耗状态,在此状态期间,处理器内部时钟停止。
(4) 停止允许窥探状态
当处理器处在暂停状态或停止允许状态时,若系统逻辑启动一次针对Cache的查询周期,导致处理器进入的另一种低功耗工作状态。
(5) 睡眠状态
该状态仅适应第六代处理器,当处理器处于停止允许状态时,如果引脚SLP#有效,则处理器进入另一种低功耗状态。
(6)停止时钟状或称做睡眠状态
当第五代以前的处理器处于停止允许状态或第六代处理器处于睡眠状态时,若使系统总线时钟BCLK停止,则导致处理器进入的一种系统最低功耗状态。
图5-5展示了这几种状态之间的相互转换关系。

5．3 处理器时序
5．3．1 8086处理器时序
1.时序的基本概念
计算机的工作是在CLK统一控制下，一个节拍一节地实现的。
CPU执行程序之前,先要把程序放到存储器的某个区域。在启动执行后,CPU就发出读指令的命令;存储器接到这个命令后,从指定的地址读出指令,把它送至CPU的指令寄存器中，CPU对读出指令经过译码器分析之后,发出一系列控制信号,以执行指令规定的全部操作,控制各种信息在机器各部件之间传送。简单地说,每条指令的执行由取指令、译码和执行部分构成。
对于8086微处理器来说,每条指令的执行,有取指、译码、执行这样的阶段,但由于微处理器内有总线接口单元BIU和执行单元EU,所以在执行一条指令的同时,BIU就可以取下一条指令。所以,从总体上来说,不存在取指阶段,这种功能就称为"流水线"功能。
目前,在高档微处理器中往往有多条流水线,从而大大提高了微处理器的工作速度。
这些操作都是在时钟脉冲CLK的统一控制下一步一步进行的。如何确定执行一条指令所需要的时间呢?
执行一条指令所需要的时间称为指令周期。但是,8086中不同指令的指令周期是不等长的。因为,首先8086的指令是不等长的。指令的最短执行时间是两个时钟周期,一般的加、减、比较、逻辑操作是几十个时钟周期。
指令周期又分为一个个总线周期。每当CPU要从存储器或I/O端口,读写一个字节
(或字)就是一个总线周期。
一个基本的总线周期的时序如图5-6所示。

每个总线周期通常包含4个T状态（T1、T2、T3、T4），每个T状态是8086中处理动作的最小单位,它就是时钟周期。早期的8086的时钟频率为8MHL故时钟周期或者一个T状态为125ns。虽然各条指令的指令周期有很大差别,但它们仍然是由以下一些基本的总线周期组成的：
(1)存储器读或写总线周期;
(2)输入输出端口的读或写总线周期;
(3)中断响应周期。
8086CPU的每条指令都有自己的固定的时序。例如从存储器读一个字节(或字)的操作总线周期是由4个T状态组成,如图5-7所示。

CPU在T1周期把地址信息从地址线A19~A16、AD15~AD0上输出,并且立即发出地址锁存信号ALE,把在A19~A16上和在AD15~AD0上出现的地址,在外部地址锁存器上锁存。这样,20位地址信息就送至存储器。CPU是在T1状态发出区分是存储器还是I/O操作的。
在T2状态,CPU发出读命令信号(若使用接口芯片8286,还有相应的控制信号和)。有了这些控制信号,存储器就可以实现读出。在这些信号发出后,CPU等待一段时间,到它的T4状态的前沿(下降沿)采样数据总线AD15~AD0以获取数据,从而结束此总线周期。
存储器从接收到地址信号,要经过地址译码选择,选中所需要的单元。从被选中的单元读出送至数据总线也都是需要一定时间的,它是否能在几周期的前沿之前完成,这完全取决于存储电路本身。所以,在CPU的时序和存储器或I/O端口的时序之间存在配合问题。
因此，在CPU中设计一条准备就绪----READY输入线，是由存储器或I/0端口输送给CPU的状态信号线;在存储器或I/0端口对数据的读写操作完成时,使READY线有效(即为高电平)。CPU在T3状态的前沿(下降沿)采样READY线,若其有重效,则为正常周期,在T3状态结束后进入T4状态,且CPU在T4状态的前沿采样数据总线,完成一个读写周期；若CPU在T3状态的前沿采样到READY为无效(低电平),则在T3周期结束后,进入Tw周期(等待周期),而且在Tw周期的前沿采样READY线,只要其为无效,就继续进入下一个Tw周期直至在某一个Tw周期的前沿采样到READY为有效时,则在此Tw周期结束时进入T4周期,在T4状态的前沿采样数据线,完成一个读写周期,其过程如图5-8所示。
若需要插入Tw周期,就要设计一个硬件电路来产生适当的READY信号。
有了READY信号线,就可以使CPU与任何速度的存储器相连接。但是,这说明了当CPU与存储器或I/0端口连接时,要考虑相互之间的时序配合问题。
插入了Tw状态,改变了指令的时钟周期数,使系统的速度变慢。若系统中使用了动态
存储器则它要求周期性地进行再生(刷新),所以,能插人的Tw数也是有限制的。
2．8086 CPU的典型时序
目前在构成微机硬件系统时，连接电路的数量较多，8086微处理器。通常工作在最大组态。所以,所介绍的时序是以8086工作在最大组态为基础的。
在最大组态下,8086的基本总线周期由4个T状态组成。
在T1状态时,8086发出20位地址信号,同时送出状态信号、、给8288总线控制器。8288对、、进行译码,产生相应命令的输出控制信号。首先,8288在T1期间送出地址锁存允许信号ALE,将CPU输出的地址信息锁存至地址锁存器中，再输出到系统地址总路线上。
在 T2状态，8086开始执行数据传送操作。此时,8086内部的多路开关进行切换,将地巳址/数据线AD0~AD15上的地址撤消,切换成数据总线,为读写数据作准备。8288发出数据总线允许信号和数据发送/接收控制信号允许数据收发器工作,使数据总线与8086的数据线接通,并控制数据传送的方向。同样,把地址/状态线A16/S3~A19/S6切换成与总线周期有关的状态信息,指示若干与周期有关的情况。
在T3周期开始的时钟下降沿上,8086采样READY线。如果READY信号有效(高电平),则在T3状态结束后进入T4状态,在T4状态开始的时钟下降沿,把数据总线上的数据读人CPU或写进地址选中的单元。在T4状态,结束总线周期。
如果访问的是慢速存储器或外设接口,则应该在T1状态输出的地址经过译码选中某个单元或设备后,立即驱动READY信号到低电平。8086在T2状态采样到READY信号无效,就会插入等待周期Tw,在Tw状态CPU继续采样READY信号;直至其变为有效后再进入T4状态,完成数据守传送,结束总线周期。
在T4状态,8086完成数据传送,状态信号言。变为无操作的过渡状态。在此期间,8086结束总线周期,恢复各信号线的初态,准备执行下一个总线周期。
(1) 存储器读周期和存储器写周期
存储器读写周期由4个时钟周期组成,即使用TI、T2、T3和T4四个状态。
存储器读周期的时序如图5-3所示。

由图5-10可以看出,在存储器写周期,8288有两种写命令信号：存储器写命令
和提前写命令,这两个信号大约差200ns。
(2) I/O读和I/O写周期
8086微处理器的基本I/O读写总线周期时序与存储器读写周期时序是类似的。但通
常I/O接口电路的工作速度较慢,往往要插入等待Tw状态。即在PC/XT中,基本的I/O操作是由T1、T2、T3、Tw、T4组成,占用5个时钟周期。
I/O读和I/O写周期的时序如图5-11所示。

(3)空转周期
若CPU不执行机器周期,即不进行存储器或I/O操作,则总线接口执行空转周期（一
系列的T1状态)。
若上一个机器周期是写周期,则在空转状态,CPU在AD15~AD0上仍输出上一个机器
周期要写的数据,直至下一个机器周期的开始。在这些空转周期,CPU进行内部操作。
(4)中断响应周期
当外部中断源通过INTR或NMI引线向CPU发出中断请求信号时,若是INTR引线
上的信号,则只有在标志位I=1(即CPU处在开中断)的条件下,CPU才会响应。CPU在
当前指令执行完以后,响应中断。在响应中断时,CPU执行两个连续的中断响应周期,如图5-12所示。

在每一个中断响应的机器周期,CPU都输出中断响应信号。在第一个机器周期,
CPU使AD15~AD0浮空。在第二个机器周期,被响应的外设(或接口芯片)应向数据总线
输送一个字节的中断向量号,CPU读入中断向量号后,就可以在中断向量表上找到该设备
服务程序的入口地址,转入中断服务。

(5)系统复位
8086的RESET引线，启动或再启动系统。
当8086在RESET引线上检测到一个脉冲的正沿,便终结所有的操作,直至RESET信
号变低。这时,寄存器被初始化到复位状态,如表5-6所示。
在复位的时候,码段寄存器和指令指针分别被初始化为0FFFFH和0。因此,8086在
复位后执行的第一条指令,在内存的绝对地址0FFFF0H处。在正常情况下,从0FFFF0H
单元开始,存放一条段交叉直接JMP指令,以转移到系统程序的实际开始处。
在复位时,由于把标志位全清除了,所以系统对INTR引线上的请求是屏蔽的。因此,
系统软件在系统初始化时，应立即用指令开中断（用STI指令）。
8086要求复位脉冲的有效电平(高电平)必须至少持续4个时钟周期(若是开启电源引噩
起的复位,即必须大于50μs)。罩
因为CPU内部是用时钟脉冲来同步外部的复位信号的,所以CPU内部是在外部'
RESET信号有效后的时钟的上升沿有效的,如图5二13所示。E
8086要求复位脉冲的有效电平(高电平)必须至少持续4个时钟周期(若是开启电源引起的复位,即必须大于50μs)。
因为CPU内部是用时钟脉冲来同步外部的复位信号的,所以CPU内部是在外部'
RESET信号有效后的时钟的上升沿有效的,如图5-13所示。复位时,8086微处理器将使系统总线处于如表5-7所示的状态。

地址总线浮空,直至CPU脱离复位状态。开始从0FFFF0H单元取指令。别的控制信号线,先变高一段时间(相当于时钟脉冲低电平的宽度),然后浮空,如图5-13中所示。
(6)CPU进入和退出保持状态的时序
当系统中有别的总线主设备请求总线时,总线主设备向CPU输送请求信号HOLD,
HOLD信号与时钟异步,则在下一个时钟的上升沿同步HOLD信号。CPU接收同步的HOLD信号后,在当前总线周期的T4,或下一个总线周期的T1的后沿输出保持响应信号
HLDA,紧接着从下一个时钟开始CPU就让出总线。
当外设的DMA传送结束,使HOLD信号变低,HOLD信号也是与时钟异步,则在下一个时钟的上升沿同步,在紧接着的下降沿使HLDA信号变为无效。

5.4 系 统 总 线

微型计算机系统采用总线结构。是采用一组公共的信号线作为微型计算机各部件之间的通信线,这种公共信号线就称为总线。
在微型计算机的应用中,有些场合,只需要用单片计算机,或者用CPU与为数不多的芯片组成一个小系统,或者使用单板计算机；有些场合则要使用若干块插件板来组成一个较大的微型算机系统。
小系统单板计算机各芯片之间,组成微型计算机的插件板之间,微型计算机系统之间,都有各自的总线。这些总线把各部件组织起来,组成一个能彼此传递信息和对信息进行加
工处理的整体。随着微型计算机硬件的发展,总线也不断地发展与更换。

5.4.1 概 述
1.总线的分类
根据所处的位置不同,总线可以分为：
(1)片内总线
片内总线位于微处理器芯片的内部,用于算术逻辑单元ALU与各种寄存器或者其他
功能单元之间的相互连接。
(2)片总线
片总线又称元件级总线或局部总线,是一台单板计算机或一个插件板的板内总线,用于各芯片之间的连接。它是微型机系统内的重要总线,在连接接口芯片与CPU时就涉及这可样的总线。片总线一般是CPU芯片引脚的延伸,往往需要增加锁存、驱动等电路,以提高CPU引脚的驱动能力。
(3)内总线
内总线又称为微型计算机总线或板级总线,一般称为系统总线,用于微型计算机系统各插件板之间的连接,是微型计算机系统的最重要的一种总线。一般谈到微型计算机总线,指的就是这种总线。
目前,通用的微型计算机系统有一块标准化的主板,板上安装了CPU、内存和I/0设备的接口,通过主板上的插口槽上所插的插件板与各种I/0设备相连。
也有一种趋势,把上述这些最基本的外设的接口或适配器集成到主板上。但是,一个系统总是有可能要扩展的,一种微机系统有可能应用在各种领域,每种领域都会有自己的特殊需求。
所以,目前的微机系统的主板上,总是留有插槽,用于插件板与微机系统相连。插件板与主板的连接,就是内总线或称为系统总线。
(4) 外总线
外总线又称通信总线,用于系统之间的连接,如微机系统之间,微机系统与仪器、仪表或其他设备之间的连接。常用的外总线有RS-232C、IEEE-488、VXI等总线。
上述各级总线的示意图,如图5-25所示。
所谓总线必须在以下几方面做出规定:
(1) 物理特性：
物理特性指的是总线物理连接的方式。包括总线的根数、总线的插头、插座是什么形状的、引脚是如何排列的等。
(2) 功能特性：
功能特性描写的是这一组总线中,每一根线的功能是什么。从功能上划分,总线分为三组(即三总线)：地址总线、数据总线和控制总线。
(3) 电气特性：
电气特性定义每一根线上信号的传送方向、有效电平范围。一般规定送人CPU的信号称作输入信号(IN)，从CPU送出的信号称作输出信号(OUT)。
(4) 时间特性：
时间特性定义了每根线在什么时间有效,也就是每根线的时序。总线可分成以下几种类型：
(1)地址总线
地址总线是微型计算机用来传送地址的信号线。地址线的数目决定了直接寻址的范围。早期的8位CPU有16根地址线,可寻址64KB地址空间。IBM PC机的8088(8086) CPU有20根地址线,可寻址lMB。IBM AT的80286有24根地址线,可寻址16MB。 80386CPU以上的芯片有32根地址线可寻址4GB。P6以上处理器有36根地址线,可寻址 64GB。目前,正在开发64位CPU,其寻址范围就更大了。地址总线均为单向、三态总线,
(2)数据总线
数据总线是传送数据和代码的总线,一般为双向信号线,既可输入也可输出。数据总线也采用三态逻辑。数据总线已由8条、16条、32条,扩展为64条。
(3)控制总线
控制总线是传送控制信号的总线。用来实现命令、状态的传送,中断、直接存储器传送的请求与控制信号的传送,以及提供系统使用的时钟和复位信号等。
根据不同的使用条件,控制总线有的为单向、有的为双向,有的为三态,
(4)电源线和地线
电源线和地线决定了总线使用的电源种类以及地线的分布和用法。
(5)备用线
备用线留作功能扩充和用户的特殊要求使用。系统总线一般都做成多个插槽的形式,各插槽相同的引脚都连在一起,总线就连到这些引脚上。

2.总线的操作过程
系统总线上的数据传输是在主控模块的控制下进行的,主控模块是有控制总线能力的模块,例如CPU、DMA控制器。总线从属模块则没有控制总线的能力,它可以对总线上传来的信号进行地址译码,并且接受和执行总线主控模块的命令信号。总线完成一次数据传输周期,一般分为以下四个阶段：
(1)申请阶段
当系统总线上有多个主控模块时,需要使用总线的主控模块提出申请,由总线仲裁部件确定把下一传输周期的总线使用权授给哪个模块。若系统总线上只有一个主控模块,就不需这一阶段。
(2)寻址阶段
取得总线使用权的主控模块通过总线发出本次打算访问的从属模块的地址及有关命令,以启动参与本次传输的从属模块。
(3)传数阶段
主控模块和从属模块之间进行数据传输,数据由源模块发出经数据总线流入目的模块。
(4)结束阶段
主控模块的有关信息均从系统总线上撤除,让出总线。

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